Wyniki wyszukiwania - BazTech

1

Best response dynamics for VLSI physical design placement

Rapoport Michael, Tamir Tami

Annals of Computer Science and Information Systems

|

2019

|

Vol. 18

147--156

EN

The physical design placement problem is one of the hardest and most important problems in micro chips production. The placement defines how to place the electrical components on the chip. We consider the problem as a combinatorial optimization problem, whose instance is defined by a set of $2$-dimensional rectangles, with various sizes and wire connectivity requirements. We focus on minimizing the placement area and the total wire length.

2

On Transformation of a Logical Circuit to a Circuit with NAND and NOR Gates Only

Baranov S., Karatkevich A.

International Journal of Electronics and Telecommunications

|

2018

|

Vol. 64, No. 3

373--378

EN

In the paper we consider fast transformation of a multilevel and multioutput circuit with AND, OR and NOT gates into a functionally equivalent circuit with NAND and NOR gates. The task can be solved by replacing AND and OR gates by NAND or NOR gates, which requires in some cases introducing the additional inverters or splitting the gates. In the paper the quick approximation algorithms of the circuit transformation are proposed, minimizing number of the inverters. The presented algorithms allow transformation of any multilevel circuit into a circuit being a combination of NOR gates, NAND gates or both types of universal gates.

3

A hardware-oriented algorithm for complex-valued constant matrix-vector multiplication

Cariow A., Cariowa G.

Przegląd Elektrotechniczny

|

2017

|

R. 93, nr 1

87--90

EN

In this communication we present a hardware-oriented algorithm for constant matrix-vector product calculating, when the all elements of vector and matrix are complex numbers. The main idea behind our algorithm is to combine the advantages of Winograd’s inner product formula with Gauss's trick for complex number multiplication. The proposed algorithm versus the naïve method of analogous calculations drastically reduces the number of multipliers required for FPGA implementation of complex-valued constant matrix-vector multiplication. If the fully parallel hardware implementation of naïve (schoolbook) method for complex-valued matrix-vector multiplication requires 4MN multipliers, 2M N-inputs adders and 2MN two-input adders, the proposed algorithm requires only 3N(M+1)/2 multipliers and [3M(N+2)+1,5N+2] two-input adders and 3(M+1) N/2-input adders.

PL

W komunikacie został zaprezentowany sprzętowo-zorientowany algorytm mnożenia macierzy stałych przez wektor zmiennych w założeniu, gdy zarówno elementy macierzy jak i elementy wektora są liczbami zespolonymi. Główna idea proponowanego algorytmu polega na łącznym zastosowaniu wzoru Winograda do wyznaczania iloczynu skalarnego oraz formuły Gaussa mnożenia liczb zespolonych. W porównaniu z tradycyjnym sposobem realizacji obliczeń proponowany algorytm pozwala zredukować liczbę układów mnożących niezbędnych do całkowicie równoległej realizacji na platformie FPGA układu wyznaczania iloczynu wektorowo-macierzowego. Jeśli całkowicie równoległa implementacja tradycyjnej metody wyznaczania omawianych iloczynów wymaga 4MN bloków mnożących, 2M N-wejściowych sumatorów oraz 2MN sumatorów dwuwejściowych, to proponowany algorytm wymaga tylko 3N(M+1)/2 błoków mnożenia, [3M(N+2)+1,5N+2] sumatorów dwuwejściowych i 3(M+1) sumatorów N/2-wejściowych.

4

Sprzętowy koder wideo standardu H.264/AVC

Pastuszak G.

Przegląd Telekomunikacyjny + Wiadomości Telekomunikacyjne

|

2015

|

nr 6

628--631

PL

Przedstawiono architekturę i wyniki implementacji sprzętowego kodera H.264/AVC przeznaczonego do kompresji sygnału wizyjnego w warunkach małego opóźnienia transmisji. Koder w całości opracowano przez wyspecyfikowanie w języku VHDL i zaimplementowanie w układzie FPGA Arria II GX. Osiągnięta wydajność zapewnia obsługę standardów HDTV. Dzięki zastosowaniu zaawansowanego schematu wyboru trybu używającego optymalizacji RD, koder uzyskuje znacznie lepszą efektywność kompresji w porównaniu do innych rozwiązań opisanych w literaturze.

EN

The paper presents the architecture and implementation results of the H.264/ AVC hardware encoder dedicated to compress videos in Iow delay conditions. The encoder was developed by the author by the specification at the VHDL level and the implementation in the FPGA Arria IIGX device. The achieved throughput allows the support for HDTV resolutions. Due to the advanced modę selection scheme based on the RD optimization, the encoder achieves a much better compression efficiency compared to other solutions described in literature.

5

Investigation of heat transfer in integrated circuits

Frankiewicz M., Gołda A., Kos A.

Metrology and Measurement Systems

|

2014

|

Vol. 21, nr 1

111--120

EN

The paper analyzes the phenomenon of heat transfer and its inertia in solids. The influence of this effect on the operation of an integrated circuit is described. The phenomenon is explained using thermal analogy implemented in the Spice environment by an R-C thermal model. Results from the model are verified by some measurements with a chip designed in CMOS 0.7 μm (5 V) technology. The microcontroller-based measurement system structure and experiment results are described.

6

Investigation of integrated circuit thermal parameters for different package configurations

Frankiewicz М., Gołda A., Kos A.

Elektronika : konstrukcje, technologie, zastosowania

|

2014

|

Vol. 55, nr 1

13-15

PL

Artykuł opisuje zmiany parametrów termicznych układu scalonego zaprojektowanego w technologii CMOS 0,7 μm. Testowany układ typu ASIC dedykowany do pomiarów zjawisk termicznych zawiera sterowane źródła ciepła i czujniki temperatury rozproszone po powierzchni układu scalonego. Układ został przebadany w różnych konfiguracjach typu obudowy, jej położenia i rodzaju chłodzenia. Rezultaty zostały zebrane przez dedykowany mikrokontrolerowy układ pomiarowy i przesłane do komputera w celu akwizycji i prezentacji danych. Wyniki wskazują na istotność warunków pracy układu i jego temperatury na zachowanie termiczne układu scalonego.

EN

The paper investigates changes of parameters of RC thermal parameters of integrated circuit designed in CMOS 0.7 μm technology. The chip under tests is an ASIC dedicated for measurements of thermal phenomena in integrated circuits and consists of several heat sources and temperature sensors spread over the circuit area. The chip is tested for several different package, position and cooling configurations. The results are gathered by microcontroller-based measurement system and sent to PC application for acquisition and presentation. Results indicate importance of work environment and its influence on temperature of the integrated circuit and its thermal behaviour.

7

Architektura sprzętowego modułu predykcji wewnątrzramkowej Intra dla standardu H.265/HEVC

Abramowski A., Pastuszak G.

Elektronika : konstrukcje, technologie, zastosowania

|

2014

|

Vol. 55, nr 3

49-53

PL

Artykuł opisuje architekturę sprzętowego modułu predykcji wewnątrzramkowej (Intra) dla standardu H.265/HEVC. Umożliwia ona przygotowanie predykcji dla dowolnego trybu i rozmiaru jednostki predykcji. Aby zminimalizować zużycie zasobów każde z wymaganych mnożeń jest wykonywane za pomocą multiplekserów i sumatorów. Architektura może pracować z częstotliwością 100 MHz przy syntezie dla układów FPGA Stratix III oraz z częstotliwością 200 MHz przy syntezie dla technologii TMSC 0,13 μm.

EN

This work presents an Intra prediction architecture, fully compliant with the H.265/HEVC standard. The design supports full range of features included in the standard i. e. all Prediction Unit sizes and all modes. To minimize the resources consumption any required multiplication is carried out using multiplexers and adders. The architecture can operate at 100 MHz and 200 MHz for FPGA Stratix III devices and the TSMC 0.13 μm technology, respectively.

8

Algorithms for packing soft blocks of VLSI systems

Iwaniec M., Janiak A.

Journal of Automation Mobile Robotics and Intelligent Systems

|

2013

|

Vol. 7, No. 3

37--42

EN

This paper contains a review of literature concerning the packing of hard-blocks (of fixed dimensions) and soft-blocks (of fixed area – changeable within specified constraints). These considerations are applicable to the designing of large scale integration chips. In order to solve the problem of packing soft-blocks, three algorithms are introduced and compared: simulated annealing, heuristic constructional algorithm based on five operations to improve packing quality and the algorithm which combines two previous algorithms. Experiments were conducted to compare these algorithms to the best from the literature.

9

A power-balanced sequential element for the delay-based dual-rail precharge logic style

Bongiovanni S, Olivieri M, Scotti G., Trifiletti A.

International Journal of Microelectronics and Computer Science

|

2013

|

Vol. 4, nr 4

129--141

EN

Delay-based Dual-rail Pre-charge Logic (DDPL) is a logic style introduced with the aim of hiding power consumption in cryptographic circuits when a Power Analysis (PA) attack is mounted. Its particular data encoding allows to make the adsorbed current constant for each data input combination, irrespective of capacitive load conditions. The purpose is to break the link between dynamic power and data statistics and preventing power analysis. In this work we present a novel implementation of a dynamic differential master-slave ﬂip-ﬂop which is compatible with the DDPL data encoding. Efforts were made in order to design a completely dynamic master-slave architecture which does not require a conversion of the signals from dynamic to static domain. Moreover we show that the area occupied is also reduced due to a compact differential layout. Simulations performed using a 65nm-CMOS process showed that the proposed circuit exhibits good performance in terms of NED (Normalized Energy Deviation) and CV (Coefﬁcient of Variation) of the current samples as required in transistor level countermeasures against power analysis, and it outperforms other previously published DPA-resistant ﬂip-ﬂops in the real case of unbalanced load conditions.

10

System do wielokanałowej rejestracji in vitro potencjałów polowych i czynnościowych z wykorzystaniem płaskiej matrycy mikroelektrod

Żołądź M., Kmon P., Rauza J., Gryboś P., Kowalczyk T.

Pomiary Automatyka Kontrola

|

2012

|

R. 58, nr 4

355-357

PL

Jednoczesna wielopunktowa rejestracja potencjałów czynnościowych i polowych jest kluczem do zrozumienia mechanizmów działania mózgu [1]. Postęp w technologiach mikroobróbki oraz produkcji układów scalonych o dużym stopniu integracji pozwoliły na budowę systemów umożliwiających rejestrację aktywności mózgu z kilkuset punktów. W pracy zaprezentowano system pomiarowy do rejestracji in vitro sygnałów neuronowych przy pomocy płaskiej matrycy elektrod ostrzowych o rozmiarze 16 na 16 elektrod.

EN

Simultaneous multi-point recording of activity of living neural networks is the key to understanding the mechanisms of the brain operation [1]. Advances in micromachining technology and production of integrated circuits with a high degree of integration made it possible to build systems capable of recording brain activity of electrode arrays containing up to several hundred points [2]. Neural signal recording methods can be divided into in vivo and in vitro. In vivo method consists in introducing the electrode into the brain through a hole in the skull The animal under anesthesia may be mounted in the holder (acute neural recording) or canmove freely (chronic neural recording). In the in vitro method previously extracted piece of brain tissue is arranged on a matrix of electrodes (Fig. 2) placed in a container of liquid with a suitable composition and temperature. The in vitro method allows direct injection of chemicals and is more accurate than the method for in vivo determination of the signal origin. The paper presents a system for in vitro recording of neural signals by using a planar array of 256 electrodes (16x16). The system consists of a life-support system (temperature, nutrient fluid) (Fig. 3) and a recording system. The recording system is based on a specially designed integrated circuit fabricated in CMOS 0.18 žm technology [4]. Initial tests confirmed that the system is capable of recording both field and action potentials.

11

System pomiarowy do wielokanałowej rejestracji sygnałów neuronowych metodą in vivo

Rauza J., Żołądź M., Kmon P., Gryboś P.

Informatyka, Automatyka, Pomiary w Gospodarce i Ochronie Środowiska

|

2012

|

nr 3

51-53

PL

W pracy opisano system przeznaczony do rejestracji sygnałów neuronowych mózgu zwierzęcia znajdującego się pod narkozą. System pozwala na jednoczesny pomiar sygnałów z 64 kanałów za pośrednictwem ostrzowej matrycy elektrod. Składa się on z dedykowanego układu scalonego do wzmacniania i filtracji sygnałów, układów zasilających oraz układu kontrolnego. Do akwizycji danych wykorzystywany jest komputer typu PXI (ang. Peripheral Component Interconnect eXtensions for Instrumentation). Wstępne testy przeprowadzone przy pomocy sygnałów imitujących potencjały czynnościowe podanych za pośrednictwem elektrod i płynu fizjologicznego potwierdzają poprawne działanie systemu.

EN

This paper describes a system for recording neural signals from the brain of the animal under anesthesia. The system allows for simultaneous measurement of signals from 64 points by means of penetrating microelectrode matrix. It consists of dedicate integrated circuit for signal amplification and filtering, power supply module and control module. Dedicated data acquisition is peiformed using PXI (Peripheral Component Interconnect eXtensions for Instrumentation) computer and a custom application. Preliminary tests conducted with action potentials simulating signals provided through the electrodes and saline show that the system operates properly.

12

Overheat protection circuit for high frequency processors

Frankiewicz M., Kos A.

Bulletin of the Polish Academy of Sciences. Technical Sciences

|

2012

|

Vol. 60, nr 1

55-59

EN

The paper describes design and structure of the overheat protection circuit based on the PTAT sensors. The digital core of the system is driven by a 3-bit information generated by the structure. As a result, behaviour of the core differs for each temperature. The circuit was designed in LF CMOS 0.15 ěm technology using full-custom technique. The presented paper focuses especially on the structure of the overheat protection circuit and simulations results of the functional blocks of the system. Layout and some parameters of the circuit are also considered.

13

Hierarchical residue number systems with small moduli and simple converters

Tomczak T.

International Journal of Applied Mathematics and Computer Science

|

2011

|

Vol. 21, no 1

173-192

EN

In this paper, a new class of Hierarchical Residue Number Systems (HRNSs) is proposed, where the numbers are represented as a set of residues modulo factors of 2k š 1 and modulo 2k. The converters between the proposed HRNS and the positional binary number system can be built as 2-level structures using efficient circuits designed for the RNS (2k - 1, 2k, 2k +1). This approach allows using many small moduli in arithmetic channels without large conversion overhead. The advantages resulting from the use of the proposed HRNS depend on the possibility of factorisation of moduli [...].

14

Wielokanałowy system do rejestracji sygnałów neurobiologicznych metodami in vitro i in vivo

Kmon P., Żołądź M., Gryboś P., Szczygieł R.

Przegląd Elektrotechniczny

|

2010

|

R. 86, nr 9

67-71

PL

W pracy zaprezentowano projekt oraz pomiary niskoszumnego wielokanałowego układu scalonego przeznaczonego do pomiarów zewnątrzkomórkowych sygnałów neuronowych przeprowadzanych z wykorzystaniem matryc mikroelektrod. Prezentowany układ scalony posiada 64 kanały pomiarowe i został wykonany w technologii submikronowej CMOS 180nm. Aby zminimalizować ilość przewodów doprowadzonych do układu scalonego zastosowano multiplekser analogowy redukujący ilość wyjściowych linii danych z 64 do 1. Układ scalony został zoptymalizowany pod kątem jednorodności kluczowych parametrów analogowych w systemie wielokanałowym oraz pod kątem minimalizacji szumów. Użytkownik ma możliwość zmiany częstotliwości granicznych toru pomiarowego: dolnej w zakresie 1 – 60 Hz, górnej w zakresie 3,5 kHz - 15 kHz. Dla nominalnych ustawień zaprojektowany układ charakteryzuje się wzmocnieniem na poziomie 44 dB, poborem mocy 220. W na kanał i szumami wejściowymi na poziomie 6 .V - 11 .V rms (w zależności od ustawionego pasma częstotliwościowego). Dokonane pomiary wykazują wysoką jednorodność kluczowych parametrów układu wielokanałowego: rozrzut wzmocnienia napięciowego wynosi 4,4% a rozrzuty dolnej i górnej częstotliwości granicznej są na tym samym poziomie.

EN

This paper presents the design and measurements of a low noise multi-channel front-end electronics for recording of extra-cellular neuronal signals using microelectrode arrays. The integrated circuit contains 64 readout channels and was fabricated in CMOS 180nm technology. A single readout channel is built of an AC-coupling circuit at the input, a low noise preamplifier, a band-pass filter and a second amplifier. In order to reduce the number of output lines, 64 analog signals from readout channels are multiplexed to a single output by an analog multiplexer. The chip is optimized for low noise and good matching performance with the possibility of cut-off frequencies tuning. The low cut-off frequency can be tuned in the 1 Hz - 60 Hz range and the high cut-off frequency can be tuned in the 3,5 kHz - 15 kHz range. For the nominal gain setting of 44 dB and power dissipation per single channel of 220 �ÝW the equivalent input referred noise is in the range from 6 �ÝV - 11 �ÝV rms depending on the band-pass filter settings. The chip has good uniformity concerning the spread of its electrical parameters from channel to channel. The spread of gain calculated as standard deviation to mean value is about 4,4% and the spreads of the low and high cut-off frequencies are on the same level. The chip occupies 5„e2,3 mm2 of silicon area.

15

A Co-processor for Computing the Euler Number of a Binary Image using Divide-and-Conquer Strategy

Dey S., Bhattacharya Bhargab.B., Kundu M.K., Bishnu A., Acharya T.

Fundamenta Informaticae

|

2007

|

Vol. 76, nr 1-2

75-89

EN

Euler number is a fundamental topological feature of an image. The efficiency of computation of topological features of an image is critical for many digital imaging applications such as image matching, database retrieval, and computer vision that require real time response. In this paper, a novel algorithm for computing the Euler number of a binary image based on divide-and-conquer paradigm, is proposed, which outperforms significantly the conventional techniques used in image processing tools. The algorithm can be easily parallelized for computing the Euler number of an N ×N image in O(N) time, with O(N) processors. Using a simple architecture, the proposed method can be implemented as a special purpose VLSI chip to be used as a co-processor.

16

Mikrostruktury chłodzące do zastosowań w układach scalonych

Raj E., Stefański Ł., Lisik Z.

Elektronika : konstrukcje, technologie, zastosowania

|

2007

|

Vol. 48, nr 11

82-84

PL

Omówiono wyniki analizy numerycznej mikrokanałowych struktur chłodzących przeznaczonych do integracji z układami VLSI. Przebadano i pokazano wpływ trzech podstawowych parametrów geometrycznych mikrostruktur chłodzących, zawierających kanały o przekroju prostokątnym, na całkowitą ilość ciepła odprowadzaną z pastylki półprzewodnikowej. Wyniki przeprowadzonych symulacji numerycznych mogą zostać wykorzystane w procesie optymalizacji pod kątem otrzymania jak najwydajniejszych struktur chłodzących z uwzględnieniem założonej technologii wykonania oraz parametrów eksploatacyjnych.

EN

The paper presents results of numerical analysis of a microchannel cooling structure integrated with VLSI circuit. The influence of three geometrical parameters of microstructure on total heat overtaken from the semiconductor device is shown and explained. The results may be used for optimisation process with the main goal to design the most efficient structure with respect to given technological and operational parameters. The simulations and calculations were supported by ANSYS software.

17

Projektowanie topografii systemów VLSI. Cz. 4. Symulowane wyżarzanie, sieci neuronowe

Nagórny Z., Kos A.

Kwartalnik Elektroniki i Telekomunikacji

|

2006

|

Vol. 52, z. 4

697-727

PL

Niniejsza praca jest czwartą, ostatnią częścią przeglądu metod rozmieszczania modułów, stosowanych podczas projektowania topografii układów VLSI. Modułem jest fragment systemu wyodrębniony ze względu na pełnioną funkcję. Praca jest poświęcona algorytmowi symulowanego wyżarzania oraz sieciom neuronowych. Przedstawiono dokładny opis algorytmu symulowanego wyżarzania oraz sposób zastosowania algorytmu do rozmieszczania modułów. Programy wykorzystujące algorytm symulowanego wyżarzania zostały szczegółowo opisane. W tym celu scharakteryzowano następujące programy rozmieszczania: TimberWolf, MGP, MPG-MS, VPR. Następnie, opisano sposób zastosowania sieci samoorganizującej się oraz sieci Hopfielda w optymalizacji topografii układów VLSI. Przedstawiono rezultaty rozmieszczania modułów otrzymane z użyciem sieci Hopfielda. Następnie, scharakteryzowano inne metody stosowane podczas rozmieszczania modułów: algorytmy genetyczne, strategie ewolucyjne, schemat rozmieszczanie-planowanie topografii-rozmieszczanie, programy dla układów 3D VLSI oraz sprzętowe metody rozwiązania problemu rozmieszczania modułów. Porównano metody rozmieszczania modułów przedstawione w przeglądzie.

EN

The design process of the VLSI circuits requires the use of computer aided design tools. This paper is the fourth part of the survey of the cell placement techniques for digital VLSI circuits. In this part of the survey, the simulated annealing algorithm and neural networks are presented. An application of the simulated annealing algorithm to the cell placement problem is described. Nowadays the tools used for the cell placement, which utilize the presented algorithms are characterized: TimberWolfSC, TimberWolfMC, MGP, MPG-MS, VPR. Then, applications of neural networks to the cell placement problem are described. A self-organizing network and Hopfield network for the cell placement problem are presented. Some circuit layouts generated by using the Hopfield network are presented. Applications of a genetic algorithm, evolutionary strategy, three-stage placement-floorplanning-placement flow and special purpose hardware for the cell placement are described. Tools used for the 3D VLSI cell placement are characterized. Some conclusions concerning described techniques and tools are presented.

18

Projektowanie topografii systemów VLSI. Cz. 3. Metody analityczne

Nagórny Z., Kos A.

Kwartalnik Elektroniki i Telekomunikacji

|

2006

|

Vol. 52, z. 4

669-695

PL

Niniejsza praca jest trzecią częścią przeglądu metod rozmieszczania modułów, stosowanych podczas projektowania topografii układów VLSI. W pracy szczegółowo został opisany algorytm zamiany parami oraz metody analityczne. Przedstawiono liczne modyfikacje algorytmu zamiany parami, łącznie z algorytmami wykorzystującymi metody relaksacyjne. Modyfikacje algorytmu zamiany parami oraz metody relaksacyjne są stosowane w programach rozmieszczania opartych na metodach analitycznych. Następnie, opisano podstawy zastosowania programowania kwadratowego i liniowego w rozmieszczaniu modułów. Ze względu na dużą liczbę rozwiązań stosowanych w metodach analitycznych, poszczególne rozwiązania szczegółowo przedstawiono na przykładzie wybranych programów rozmieszczania. W tym celu scharakteryzowano następujące programy rozmieszczania: GORDIAN / DOMINO, KraftWerk, FastPlace, mPL, PROUD, ATLAS, FAR, mFAR, BloBB, APlace. Przedstawiono również sposób zastosowania metody relaksacyjnej w układach o topografii swobodnej oraz możliwość optymalizacji topografii układu ze względu na aspekt termiczny.

EN

The design process of the VLSI circuits requires the use of computer aided design tools. This paper is the third part of the survey of the cell placement techniques for digital VLSI circuits. In this part of the survey, the pairwise interchange algorithm and some analytical methods are presented. The force-directed placement algorithm and some modifications of the pairwise interchange algorithm, which are used in analytical algorithms are described. Then, the nonlinear programming, quadratic programming and linear programming techniques are presented. An application of these techniques to the cell placement problem is described. Nowadays the tools used for the cell placement, which utilize the presented algorithms are characterized: GORDIAN, DOMINO, KraftWerk, FastPlace, mPL, PROUD, ATLAS, FAR, mFAR, BloBB, APlace. A force-directed placer for a building block design style is described. The principles of the multilevel optimization for the cell placement problem are presented. Applications of the flow network and branch and bound algorithm to the cell placement are characterized. Some conclusions concerning described techniques and tools are presented.

19

Projektowanie topografii systemów VLSI. Cz. 2, Algorytm min-cut

Nagórny Z., Kos A.

Kwartalnik Elektroniki i Telekomunikacji

|

2006

|

Vol. 52, z. 3

469-488

PL

Niniejsza praca jest drugą częścią przeglądu metod rozmieszczania modułów, stosowanych podczas projektowania topografii układów VLSI. W pracy szczegółowo został opisany algorytm min-cut. Przedstawiono algorytm Kernighana i Lina, który jest stosowany w algorytmie min-cut. Opisano algorytm podziału Fiduccia i Mattheysesa. Przedstawiono modyfikacje algorytmu min-cut. Podany został sposób zastosowania algorytmu min-cut dla topografii swobodnej. Omówiono wielopoziomowy algorytm podziału hMETIS. Scharakteryzowano obecnie stosowane programy, które wykorzystują algorytm min-cut: Capo, Dragon, Feng Shui, QUAD.

EN

The design process of the VLSI circuits requires the use of computer aided design tools. This paper is the second part of the survey of the cell placement techniques for digital VLSI circuits. In this part of the survey, the min-cut algorithm is presented. The Kernighan-Lin algorithm and its modifications, which are the base of the min-cut algorithm are described. Then, the Fiduccia-Mattheyses algorithm is described. The computation time of the Fiduccia-Mattheyses algorithm increases only slightly more than linearly with the number of logic cells in the circuit. It is a very important improvement. Some modifications of the min-cut algorithm are presented. The terminal propagation and the quadrisection algorithm are described. The application of the min-cut algorithm for the building block design style is presented. The principles of the multilevel circuit partitioning algorithm are described. Two multilevel circuit partitioning algorithms are characterized: hMETIS and hMETIS-Kway. Nowadays the tools used for the cell placement, which utilize the presented algorithms are characterized Capo, Dragon, Feng Shui, QUAD. Some conclusions concerning described techniques and tools are presented.

20

Projektowanie topografii systemów VLSI. Cz. 1, Style i etapy projektowania, rozmieszczanie modułów

Nagórny Z., Kos A.

Kwartalnik Elektroniki i Telekomunikacji

|

2006

|

Vol. 52, z. 3

451-468

PL

Projektowanie układów VLSI wymaga stosowania systemów projektowania wspomaganych komputerowo. Niniejsza praca jest pierwszą częścią przeglądu metod rozmieszczania modułów, stosowanych podczas projektowania topografii układów VLSI. Opisano różne style topografii oraz przykłady układów dla poszczególnych stylów. Następnie, przedstawiono etapy projektowania topografii: podział, planowanie układu, rozmieszczenie, trasowanie połączeń oraz weryfikacja. Planowanie układu zostało szczegółowo omówione, ze względu na podobieństwa łączące ten etap z rozmieszczaniem. Przedstawiono problem rozmieszczania modułów. Omówiono sposoby estymacji długości połączeń. Opisano metody minimalizacji opóźnień w układzie. Przedstawiono stosowane metody rozmieszczania modułów.

EN

The design process of the VLSI circuits requires the use of computer aided design tools. This paper the first part of the survey of the cell placement techniques for digital VLSI circuits. Design styles used in VLSI circuits are described. Layouts of Standard Cell, Gate Array, Sea-of-Gates and Field Programmable Gate Array are presented. Then the physical design flow, which includes partitioning, becouse this stage is similar to the placement problem. The cell placement problem and placement techniques are describes. VLSI cell placement phase of the physical design process. Cell placement, which is a ver difficult optimization problem, has proved to be a np. - compete. The goail of the VLSI cell placement is to arrange all the cells on a placement carrier while minimizing an objective or cost function. The most commonly used objectives of the placement are to minimize the total estimated wire length and the interconnect congestion, and to meet the timing requirements for critical nets. Commonly used wire length estimates for the cell placement are presented. The timing driven placement methods are described. The algorithms used for the cell placement are presented.