PL
 |
EN
Preferencje help
Polish version English version Język
Widoczny [Schowaj] Abstrakt
Liczba wyników

Znaleziono wyników: 10

Liczba wyników na stronie
first rewind previous Strona / 1 next fast forward last
Wyniki wyszukiwania
Wyszukiwano:
w słowach kluczowych:  PAL
help Sortuj według:

help Ogranicz wyniki do:
first rewind previous Strona / 1 next fast forward last
1
Content available remote CMCU model with base structure dedicated for CPLD systems
Barkalov A., Titarenko L., Smoliński Ł.
Przegląd Elektrotechniczny
|
2014
|
R. 90, nr 12
25--29
EN
The method of hardware reduction presented in this work is intended for the compositional microprogram control unit (CMCU) implemented in the complex programmable logic device (CPLD). This method is based on applying more than one data source in generating the CMCU states and the microinstruction address.
PL
W artykule przedstawiona została metoda zmniejszenia powierzchni sterowników sprzętowych realizowanych w układach typu CPLD. Metoda bazuje na wykorzystaniu więcej niż jednego źródła danych przy generowaniu stanu układu oraz adresu mikroinstrukcji.
2
Content available Optimization of control unit based on construction of CPLD
Barkalov A., Titarenko L., Smoliński Ł.
Pomiary Automatyka Kontrola
|
2012
|
R. 58, nr 1
93-96
EN
The method of hardware reduction dedicated for a compositional microprogram control unit implemented in CPLD is proposed. The method is based on using more than one source of microinstruction address. Such an approach enables decreasing the number of logic blocks used for implementation of the controller in the target CPLD. The paper presents the conditions required to use the method and a calculation example of its application.
PL
W artykule przedstawiona została metoda zmniejszenia powierzchni sterowników sprzętowych realizowanych w układach typu CPLD. Wprowadzono modyfikacje w strukturze sterownika, modyfikacje których głównym zadaniem jest redukcja liczby wykorzystanych elementów logicznych podczas implementacji sterownika w układach CPLD. Zaprezentowana została bazowa metodologia projektowa, dla której wprowadzono odpowiednie modyfikacje. Modyfikacje, które pozwalają zmniejszyć liczbę potrzebnych elementów logicznych wykorzystanych przy implementacji realizowanego sterownika. Przedstawione modyfikacje bazują na wykorzystaniu więcej niż jednego źródła danych przy wyznaczaniu kolejnego adresu mikroinstrukcji. W artykule przedstawiony został schemat logiczny dla zmodyfikowanej struktury sterownika. Zaprezentowano i omówiono warunki potrzebne do zastosowania zaprezentowanej metody oraz podano odpowiednie przykłady obliczeniowe. W artykule przedstawione zostały wyniki oraz wnioski z badań przeprowadzonych przez autorów.
3
Content available Metoda syntezy logicznej ukierunkowana na wykorzystanie elementu XOR
Ławrocki Ł., Czerwiński R.
Pomiary Automatyka Kontrola
|
2009
|
R. 55, nr 8
636-638
PL
W artykule przedstawiono nową metodę syntezy logicznej przeznaczonej dla matrycowych struktur programowalnych CPLD. Opisywana metoda wykorzystuje elementy znane z rozłącznej dekompozycji Curtisa, jednocześnie pozwalając ukierunkować syntezę logiczną na efektywne wykorzystanie elementu XOR. Wstępne wyniki eksperymentów potwierdzają skuteczność opracowanej metody syntezy logicznej.
EN
This paper presents XOR-based logic synthesis approach for CPLD devices. A novel decomposition-based logic synthesis is introduced in the paper. The method is based on the Curtis functional decomposition and is developed paying special attention to utilizing XOR gates. As opposed to the Curtis functional decomposition, the number of complements of column patterns in described method is known, and it isn't greater than four. This feature allows carrying out the process of decomposition using only n-1 column patterns, with n occurring in the logical function. Each pattern appears in a logical function, so it is linked to a number of vectors. The process of decomposition should be carried out in such a way, that pattern excluded from the analysis was related to the greatest possible number of vectors. This implies to obtain the best result of decomposition of logic functions. The way of encoding column patterns is also presented in the paper. The described method was compared with the method in the Quartus II. Primary experimental results, carried out using thirteen benchmarks, prove an effectiveness of the method. Ten percentage improvement in performance compared to bests Quartus II methods was achieved. However, the method has few weaknesses and should be treated as a work in progress.
4
Content available remote Hardware reduction for Moore FSM implemented with CPLD
Barkalov A., Titarenko L., Chmielewski S.
Electronics and Telecommunications Quarterly
|
2009
|
Vol. 55, No 2
317-333
EN
A method of combined state assignment is proposed which targets on a decrease in the hardware amount (the number of PAL macrocells) in combinational part of Moore nnite-state-machine (FSM). Some peculiarities of Moore FSM such as existence of pseu-doequivalent states and dependence of output functions on states as well as a wide fan-in of PAL macrocells are used to optimize the hardware amount. It allows hardware amount decrease without decreasing in performance of the controlled digital system. An example of application of proposed method is given. Some results of experiments based on the probabilistic approach are demonstrated. It is shown that the proposed method always leads to decrease in the hardware amount in comparison with the known methods of Moore FSM synthesis.
5
Content available Elementary chains modification for control unit optimization
Barkalov A. A., Titarenko L., Bieganowski J.
Pomiary Automatyka Kontrola
|
2008
|
R. 54, nr 8
588-590
EN
The method of optimization of the hardware amount in addressing circuit of compositional microprogram control unit is proposed. Method is based on expansion of the microinstruction format by the field with code of the class of pseudoequivalent operational linear chains. Minimization is reached due to decreasing of the number of terms in system of Boolean functions describing the addressing circuit. An example of application of proposed method is shown.
PL
W artykule przedstawiono metodę syntezy mikroprogramowanego układu sterującego z współdzieleniem kodów. Metoda jest zorientowana na zmniejszenie liczby makrokomórek PAL w części kombinacyjnej układu dzięki zastosowaniu zmodyfikowanych łańcuchów bloków operacyjnych. Proponowana modyfikacja polega na dodaniu do każdego łańcucha dodatkowych mikroinstrukcji z kodami klas łańcuchów pseudorównoważnych. W artykule przedstawiono także warunki jakie muszą być spełnione aby możliwe było zastosowanie proponowanej metody oraz analizę jej efektywności.
6
Content available Zastosowanie diagramów BDD w syntezie logicznej dla układów typu PAL
Milik A., Kania D.
Pomiary Automatyka Kontrola
|
2007
|
R. 53, nr 7
118-120
PL
W artykule przedstawiono zastosowanie diagramów BDD w procesie syntezy dla układów typu PAL. Diagramy BDD wykorzystywane są w procesie dekompozycji funkcji w celu szybkiego wyszukania możliwych do implementacji w pojedynczej komórce PAL podukładów.
EN
The paper presents the BDD based method of function decomposition for PAL-based devices. A BDD diagram is successfully used for function mapping for LUT based FPGAs [3]. In opposite to LUT-based circuits PAL-based devices are limited in number of products while number of inputs to the block is large (Fig. 1). Before decomposition procedure can be applied, function variables are ordered. Decomposition procedure searches BDD tree for suitable decomposition starting from variables with the largest index (just above terminals 0 and 1). When satisfying function is found its subtree is substituted by node that belong to newly created variable (Fig. 3 a,b,c,d). Procedure is applied iteratively until root node is reached. Decomposition procedure efficiency is proofed with use of ISCAS LG89 benchmarks. Obtained implementation results are compared to classical approach in Tab. 1.
7
Content available Synthesis of control unit with modified operational linear chains
Barkalov A. A., Titarenko L., Bieganowski J.
Pomiary Automatyka Kontrola
|
2007
|
R. 53, nr 5
15-17
EN
The method that considers optimization of the amount of PAL macrocells in the circuit of compositional microprogram control unit is proposed. The method is based on the introduction of additional microinstructions codes of the classes of pseudoequivalent operational linear chains. The proposed method is based on usage of the natural redundancy of embedded memory blocks which are used to implement the control memory. An example of application of proposed method is given.
PL
W artykule przedstawiono metodę optymalizacji liczby makrokomórek PAL mikroprogramowalnego układu sterującego. Proponowana metoda wykorzystuje dodatkowe mikroinstrukcje zawierające kody pseudo-równoważnych liniowych łańcuchów operacyjnych. Rozwiązanie wykorzystuje osadzone bloki pamięci, które często pozostają niezagospodarowane, do implementacji pamięci sterownika. W artykule przedstawiono także przykład zastosowania omawianej metody.
8
Content available Synteza jednostki sterującej z wykorzystaniem zmodyfikowanych liniowych łańcuchów bloków operacyjnych
Barkalov A. A., Titarenko L., Bieganowski J.
Pomiary Automatyka Kontrola
|
2007
|
R. 53, nr 7
63-65
PL
W artykule przedstawiono metodę optymalizacji liczby makrokomórek PAL mikroprogramowalnego układu sterującego. Proponowana metoda wykorzystuje dodatkowe mikroinstrukcje zawierające kody pseudorównoważnych liniowych łańcuchów bloków operacyjnych. Rozwiązanie wykorzystuje osadzone bloki pamięci, które często pozostają niezagospodarowane, do implementacji pamięci sterownika. W artykule przedstawiono także przykład zastosowania omawianej metody.
EN
The method of optimization of amount of PAL macrocells in the circuit of compositional microprogram control unit is proposed. The method is based on introducing of additional microinstructions with codes of the classes of pseudo-equivalent operational linear chains. The proposed method is based on usage of natural redundance of embedded memory blocks that are used to implement the control memory. An example of application of proposed method is given.
9
Kodowanie stanów: minimalizacja liczby warstw z przekodowaniem
Czerwiński R.
Elektronika : konstrukcje, technologie, zastosowania
|
2006
|
Vol. 47, nr 11
26-28
PL
Przedstawiono oryginalny sposób kodowania stanów synchronicznych automatów sekwencyjnych ukierunkowany na minimalizację liczby warstw logicznych bloku przejść. Istota zaproponowanego pomysłu polega na przypisywania odpowiednim parom stanów reprezentacji binarnej o odległości kodowej równej jeden. Idea metody kodowania polega na wydłużaniu długości słowa, co prowadzi do minimalizacji liczby warstw bloku przejść. Wykorzystanie tablicy rozkładu implikantów oraz analiza pierwotnych i wtórnych warunków sklejenia umożliwia dopasowanie struktury układu sekwencyjnego do struktury matrycowego układu programowalnego, którego rdzeń stanowi struktura AND/OR typu PAL.
EN
The paper presents a novel method of FSM state coding. The method is oriented towards logic minimization of the transition block. The essence of the method consists in assigning code words that differ only in one position, to appropriate pairs of states. This way elements of synthesis, supposed to improve logic minimization, are introduced into the coding process. One of the main ideas is also to lengthen the code word, if necessary. The paper introduces the concept of Implicant Distribution Table, and defines Primary and Secondary Merging Conditions. Analysis of the Implicant Distribution Table with the Primary and Secondary Merging Conditions makes it possible to effectively map FSM-s onto PAL-based CPLD-s.
10
Kodowanie wzorców kolumn zorientowane na realizację w strukturach typu PAL
Kania D., Milik A., Kulisz J., Czerwiński R.
Elektronika : konstrukcje, technologie, zastosowania
|
2005
|
Vol. 46, nr 11
41-44
PL
Przedstawiono elementy kodowania wzorców kolumn, wykorzystywane w procesie syntezy przeznaczonym do struktur matrycowych typu PAL. Celem opracowanej metody kodowania jest minimalizacja powierzchni całkowitej struktury powstającej w wyniku dekompozycji. Poszczególne elementy kodowania pozwalają na minimalizację liczby iloczynów wykorzystywanych w bloku związanym i w bloku wolnym. Minimalizacja liczby iloczynów pośrednio wpływa na minimalizacje liczby wykorzystywanych bloków logicznych typu PAL, stanowiących podstawowy element składowy struktur matrycowych typu PAL.
EN
A paper presents column pattern code assignment dedicated for PAL-based CPLD. The purpose of proposed method is minimization of used PAL-based logic blocks in programmable structure. Each element of column pattern code assignment (determination of covering pattern coefficient, graph of pattern neighborhood, coefficients of pattern pairs covering etc) is oriented for implementation in PAL-based structure that characterized by PAL-based logic block. The proposed decomposition approach is an alternative to the classical method based on two-level minimization of separate single-output functions. Results of experiments prove that the proposed algorithm leads to significant reduction of chip area in relation to the classical method.
first rewind previous Strona / 1 next fast forward last
JavaScript jest wyłączony w Twojej przeglądarce internetowej. Włącz go, a następnie odśwież stronę, aby móc w pełni z niej korzystać.