PL
 |
EN
Preferencje help
Polish version English version Język
Widoczny [Schowaj] Abstrakt
Liczba wyników

Znaleziono wyników: 6

Liczba wyników na stronie
first rewind previous Strona / 1 next fast forward last
Wyniki wyszukiwania
Wyszukiwano:
w słowach kluczowych:  MOS transistor
help Sortuj według:

help Ogranicz wyniki do:
first rewind previous Strona / 1 next fast forward last
1
Content available Vector Analysis of Electrical Networks for Temperature Measurement of MOS Power Transistors
Torzyk Błażej, Więcek Bogusław
Pomiary Automatyka Robotyka
|
2021
|
R. 25, nr 4
83--87
EN
The article presents the concept of using VNA (Vector Network Analyzer) to measure the temperature of the MOS transistor junction. The method assumes that the scattering parameters of the network consisting of the transistor depend on the temperature. The tests confirmed the influence of temperature on the S11 parameter and the input network capacity during ambient temperature changes in the range of 35-70°C. Measurements were made for the gate-source (G-S) input of the system. The measurements were carried-out with the transistor in the ON/OFF states. In order to validate the measurements, the temperature of the tested element was recorded with the MWIR Cedip-Titanium thermal imaging camera.
PL
W artykule przedstawiono koncepcję wykorzystania wektorowego analizatora sieci VNA (ang. Vector Network Analyzer) do pomiaru temperatury złącza tranzystora MOS. Metoda zakłada, że parametry rozpraszania sieci elektrycznych wewnętrznych struktur tranzystora zależą od temperatury. Badania potwierdziły wpływ temperatury na parametr S11 oraz na pojemność wejściową przy zmianie wartości temperatury otoczenia w zakresie 35-70°C. Pomiary wykonano dla wejścia bramka-źródło (G-S) układu. Pomiary przeprowadzono z tranzystorem w stanach ON/OFF. W celu walidacji pomiarów, temperaturę badanego elementu rejestrowano kamerą termowizyjną MWIR Cedip-Titanium.
2
MOSFET parameter extraction with EKV model
Bartnik Ł., Arabas J.
Prace Naukowe Politechniki Warszawskiej. Elektronika
|
2009
|
z. 169
9-17
EN
This paper reports results of an ongoing research on MOSFET parameter extraction using the EKV model. This work continues efforts in finding the best method for efficient and robust parameter extraction based on voltage-current structure characteristics. In the extraction process, voltage-current characteristics are matched by the characteristics generated by the model. Values of parameters for which the best match is observed are the result of the extraction. The extraction process is considered an optimization problem, which is then solved by an evolutionary algorithm followed by the Nelder-Mead simplex. The influence of the measurement error on the extraction results is investigated experimentally.
3
Content available remote Małosygnałowa elektrotermiczna admitancja wyjściowa tranzystora MOS dla małych częstotliwości
Stepowicz W. J.
Zeszyty Naukowe Akademii Morskiej w Gdyni
|
2008
|
nr 59
101-104
PL
W artykule omówiono wpływ zjawiska samonagrzewania oraz inercji termicznej na małosygnałową elektrotermiczną admitancję wyjściową tranzystora MOS w zakresie małych i bardzo małych częstotliwości, w którym można pominąć inercję elektryczną elementu, modelowaną przez odpowiednie pojemności elektryczne. Rozważania teoretyczne zilustrowano wynikami obliczeń charakterystyki amplitudowej i fazowej omawianej admitancji dla typowego tranzystora mocy MOS.
EN
In this paper the influence of the self-heating phenomenon and thermal inertia on the nonisothermal small-signal output admittance of MOS transistors is analyzed. The analysis concerns the very low frequency range, where electrical inertia modeled by electrical capacitances can be neglected. The theoretical considerations are illustrated by the computation results of the amplitude and phase characteristics of the mentioned admittance for a typical MOS transistor.
4
Dwuwymiarowy obraz zjawisk w tranzystorze MOS - badania numeryczne
Panek M., Kordalski W., Sitek M.
Zeszyty Naukowe Wydziału ETI Politechniki Gdańskiej. Technologie Informacyjne
|
2007
|
T. 14
675-682
PL
Zaprezentowano wyniki badań numerycznych, z których wynika, że w tranzystorze MOS występuje zjawisko łagodnego odrywania się kanału i zjawisko powiększania grubości kanału. Obydwa zjawiska można uwzględnić w quasi-dwuwymiarowym modelowaniu pracy tranzystora polowego, dzięki czemu można opracowywać dokładniejsze modele analityczne takiego przyrządu półprzewodnikowego.
EN
Some results of two-dimensional numerical modeling of the MOS transistor ale presented. The results indicate that gradual channel detachment effect and channel thickness modulation effect occur in the transistor. The two phenomena can be taken into account in quasi two-dimensional MOSFET modeling, which enable us to overcome problems appearing in one-dimensional modeling of the transistor.
5
Content available remote Modelowanie pojemności tranzystora MOS w programie SPICE
Zarębski J., Bisewski D.
Zeszyty Naukowe Akademii Morskiej w Gdyni
|
2004
|
nr 53
76-86
PL
W artykule przedstawiono badania analitycznych zależności opisujących pojemności modelu tranzystora MOS mocy w programie SPICE, opartego na modelu Danga (LEVEL = 3). Zwrócono uwagę na rozbieżności występujące pomiędzy zależnościami analitycznymi a wynikami symulacji, otrzymanymi z programu PSPICE. Wykazano, że przedstawione w literaturze opisy pojemności modelu Danga zawierają nieścisłości i błędy. W odniesieniu do wybranego tranzystora MOS mocy dokonano porównania przebiegów pojemności, obliczonych w programie PSPICE z przebiegami katalogowymi, podanymi przez producenta.
EN
In this paper the capacitances of the Dang model built-in in PSPICE is considered. The simulated by SPICE and the calculated with use of analytic formula [1-5], and catalog capacitances of the power MOS transistor are compared. The International Rectifier IRF150 transistor has been investigated. The discrepancies between the simulated and calculated capacitances of the considered transistor is especially examined.
6
Content available remote Efekty niedopasowania tranzystorów MOS wykonanych w technologii VLSI
Gryboś P.
Elektrotechnika i Elektronika
|
2003
|
T. 22, z. 1
25--35
PL
Praca prezentuje efekty niedopasowania tranzystorów MOS wykonanych w technologii VLSI. Omawiane są przyczyny niedopasowania i sposób modelowania tego efektu. Odpowiednia koncepcja układu elektronicznego, warunki jego polaryzacji oraz staranne wykonane masek układu scalonego pozwalają na minimalizację wpływu efektów niedopasowania na finalne parametry układu. Na przykładzie 64-kanałowego układu scalonego NEURO64 przedstawiono sposób modelowania tego typu efektów z użyciem analizy Monte Carlo, a otrzymane wyniki symulacji porównano z wynikami pomiarowymi układu wykonanego w technologii CMOS 0,7 (mikro)m.
EN
This paper presents mismatch effects of MOS transistors manufactured using VLSI technology. The causes and modelling of mismatch are discussed. Proper concept of electronic circuit, its bias conditions and good layout could minimise the influence of mismatch effects on final parameters of integrated circuit. Evaluation of the matching performance is done for 64-channel integrated circuit using Monte Carlo analysis. The results of simulation are verified by the measurements of NEURO64 integrated circuit from CMOS 0,7 (micro)m.
first rewind previous Strona / 1 next fast forward last
JavaScript jest wyłączony w Twojej przeglądarce internetowej. Włącz go, a następnie odśwież stronę, aby móc w pełni z niej korzystać.