Wyniki wyszukiwania - BazTech

1

Efficient H.264 Intra Frame CODEC with Best Prediction Matrix Mode Algorithm

Hamdy Sara, Zekry Abdelhalim, Mohamed Wael A.

International Journal of Electronics and Telecommunications

|

2020

|

Vol. 66, No. 3

571--582

EN

The continuous growth of smart communities and ever-increasing demand of sending or storing videos, have led to consumption of huge amount of data. The video compression techniques are solving this emerging challenge. However, H.264 standard can be considered most notable, and it has proven to meet problematic requirements. The authors present (BPMM) as a novel efficient Intra prediction scheme. We can say that the creation of our proposed technique was in a phased manner; it's emerged as a proposal and achieved impressive results in the performance parameters as compression ratios, bit rates, and PSNR. Then in the second stage, we solved the challenges of overcoming the obstacle of encoding bits overhead. In this research, we try to address the final phase of the (BPMM) codec and to introduce our approach in a global manner through realization of decoding mechanism. For evaluation of our scheme, we utilized VHDL as a platform. Final results have proven our success to pass bottleneck of this phase, since the decoded videos have the same PSNR that our encoder tells us, while preserving steady compression ratio treating the overhead. We aspire our BPMM algorithm will be adopted as reference design of H.264 in the ITU.

2

Sprzętowy koder wideo standardu H.264/AVC

Pastuszak G.

Przegląd Telekomunikacyjny + Wiadomości Telekomunikacyjne

|

2015

|

nr 6

628--631

PL

Przedstawiono architekturę i wyniki implementacji sprzętowego kodera H.264/AVC przeznaczonego do kompresji sygnału wizyjnego w warunkach małego opóźnienia transmisji. Koder w całości opracowano przez wyspecyfikowanie w języku VHDL i zaimplementowanie w układzie FPGA Arria II GX. Osiągnięta wydajność zapewnia obsługę standardów HDTV. Dzięki zastosowaniu zaawansowanego schematu wyboru trybu używającego optymalizacji RD, koder uzyskuje znacznie lepszą efektywność kompresji w porównaniu do innych rozwiązań opisanych w literaturze.

EN

The paper presents the architecture and implementation results of the H.264/ AVC hardware encoder dedicated to compress videos in Iow delay conditions. The encoder was developed by the author by the specification at the VHDL level and the implementation in the FPGA Arria IIGX device. The achieved throughput allows the support for HDTV resolutions. Due to the advanced modę selection scheme based on the RD optimization, the encoder achieves a much better compression efficiency compared to other solutions described in literature.

3

Implementacje FPGA modułów kwantyzacji i dekwantyzacji w sprzętowych koderach wideo

Pastuszak G.

Elektronika : konstrukcje, technologie, zastosowania

|

2014

|

Vol. 55, nr 3

31-35

PL

Techniki wyspecyfikowane w standardach kompresji wideo pozwalają usunąć mniej istotne informacje z przetwarzanego materiału wideo przy ograniczeniach na stopień kompresji. Operacja ta jest przeprowadzana w module kwantyzacji, podczas gdy dekwantyzacja odtwarza dane wejściowe z pewnym błędem. Moduły te mogą zużywać znaczną ilość zasobów sprzętowych, gdy koder implementowany jest w układach scalonych. W artykule opisano metody optymalizacji architektur FPGA przeznaczonych dla tych modułów. Metody te pozwalają na lepsze wykorzystanie zasobów dostępnych w jednostkach DSP i zmniejszenie liczby elementów logicznych ogólnego przeznaczenia. Różne wersje architektur zostały opracowane dla układów FPGA, aby pokazać wpływ proponowanych optymalizacji na zasoby. Wyniki implementacji pokazują znaczna redukcję logiki ogólnego przeznaczenia. Co więcej wykorzystanie rejestrów wbudowanych w jednostkach DSP podwaja maksymalne częstotliwości pracy.

EN

Techniques specified in video compression standards allow the removing of less important information from a processed video subject to bit-rate constraints. This operation is performed in the quantization module, whereas the dequantization restores input data with a certain error. The modules can consume a significant amount of hardware resources when the video encoder is implemented in integrated circuits. This paper presents optimization methods for FPGA architectures dedicated for the modules. The methods allow a better utilization of resources available in DSP units and the reduction of the number of general-purpose logic elements. Different versions of architectures are developed for FPGA devices to show the impact of proposed optimizations on resources. Implementation results show that the significant reduction of general-purpose logic is achieved. Furthermore, the utilization of registers embedded in DSP units can double the maximal clock frequency.

4

Estymacja przepływności bitowej ramek typu P w kodowaniu wideo

Wieczorek M., Pastuszak G.

Elektronika : konstrukcje, technologie, zastosowania

|

2014

|

Vol. 55, nr 3

46-48

PL

W artykule zaprezentowano nowy sposób estymacji przepływności bitowej sekwencji wizyjnych z predykcją między-ramkową. Proponowane rozwiązanie opiera się na wykorzystaniu stosunków rozmiarów bitowych kolejnych ramek wideo. Takie podejście upraszcza proces wyznaczania parametrów kodowania eliminując kosztowne obliczeniowo operacje mnożenia. Umożliwia to prostszą implementację sprzętową proponowanego algorytmu kontroli stopnia kompresji.

EN

In this paper, a novel rate control algorithm for video sequences with interframe prediction is presented. The proposed approach exploits dependencies between bit-rates of successive frames and simplifies the rate control process by excluding complex multiplications. It is an important goal as recent rate control algorithms are quite complex and their implementations, particularly in hardware structures, can be inconvenient.

5

Sprzętowa implementacja dekodera nagłówków i dekodera CAVLC w standardzie kompresji wideo H.264/AVC

Wieczorek M., Pastuszek G.

Pomiary Automatyka Kontrola

|

2011

|

R. 57, nr 1

64-66

PL

Poniższy artykuł zawiera opis sprzętowej realizacji dekodera nagłówków strumienia oraz kontekstowo-adaptacyjnego dekodera kodów zmiennej długości zgodnych ze standardem kompresji wideo H.264/AVC. Przedstawiony układ jest w stanie odczytać i zdekodować parametry strumienia oraz dane sterujące poszczególnych elementów składni jak również odtworzyć bloki współczynników zapisanych przy użyciu kodera VLC. Zaprojektowany moduł został poddany syntezie zarówno dla technologii FPGA jak i ASIC a poprawność jego działania została zweryfikowana zgodnie z modelem referencyjnym JM w wersji 16. Wyniki syntezy proponowanego dekodera pokazują, iż może pracować on z częstotliwością taktowania 100MHz na układach FPGA z rodziny Stratix II, co pozwala na obsłużenie sekwencji w wysokiej rozdzielczości HDTV.

EN

This paper describes the implementation of a stream header decoder and a context-adaptive variable-length decoder in conformity with the H.264/AVC standard. This module is able to decode headers of syntax elements and to decode blocks of transform coefficients coded using context-adaptive variable-length coder. The designed module is synthesized based on FPGA and ASIC technologies and verified with the reference model JM in version 16. The implementation results show that the architecture can work at 100 MHz for FPGA Stratix II devices and can support HDTV in real time. There are two main methods of improving the CAVLC decoding process. The most common is a multi-symbol decoding architecture shown in [1], [4], and [5]. In [2] a Hierarchical logic for Look-up tables (HLLT) algorithm is proposed. It simplifies calculation of the coefficient-token parameter but generates a five-element long cascade which may reduce the speed of decoding process. In [5] also a way of grouping the coeffi-cient-token codewords is proposed. All the publications concentrate mainly on the CAVLC design and do not describe decoding of control data in detail (e.g., headers, macroblock/block types, coded block pattern, and motion vectors). The proposed binary decoder supports all the functionality of H.264/AVC High Profile, except of MBAFF mode and SEI elements. Although the architecture needs more logic gates than other analyzed designs, it enables also decoding of all syntax elements and provides much more functionality. The throughput is sufficient to support HDTV applica-tions in real time.

6

Propozycja architektury dekodera arytmetycznego standardu H.264/AVC

Abramowski A., Pastuszak G.

Pomiary Automatyka Kontrola

|

2011

|

R. 57, nr 1

49-51

PL

Artykuł przedstawia architekturę binarnego dekodera arytmetycznego standardu H.264/AVC, zdolną do obsługi profilu High. Pozwala ona na dekodowanie w przybliżeniu jednego symbolu w czasie pojedynczego taktu sygnału zegarowego, głównie dzięki modyfikacji kolejności kroków algorytmu oraz wprowadzeniu potokowości w pętli sprzężenia zwrotnego. Architektura została opisana w języku VHDL, a analiza wyników syntezy wskazuje, że umożliwia ona obsługę sekwencji HDTV.

EN

This paper presents a novel architecture of the H.264/AVC binary arithmetic decoder, which conforms to High Profile, including all chroma formats and Macroblock Adaptive Frame/Field coding (MBAFF). It is able to decode almost one symbol per clock cycle, while consuming very limited hardware resources. The main feature of the proposed solution is the parallelization of the feedback loop between the arithmetic decoder core and the context generator, achieved by calculation of two contexts for each possible case in advance and selection of the correct one immediately after the current symbol is available. Some smaller optimizations include the modification of the operation order on the critical path, and the projection of mvd values, allowing economizing the memory usage. The architecture was described in VHDL and realized using TSMC 0.13žm technology. Comparison of the synthesis results and the performance with previous works proves that the proposed architecture maintains the best trade-off between the speed of the video processing and the hardware utilization, while being able to process HDTV in real time.

7

Wdrażanie naziemnej telewizji cyfrowej na obszarze województwa lubuskiego

Półtorak M.

Pomiary Automatyka Kontrola

|

2010

|

R. 56, nr 10

1159-1161

PL

W referacie przedstawiono ocenę warunków odbioru programów telewizji cyfrowej emitowanych w kanale 45 z dwóch nadajników zlokalizowanych na obszarze województwa lubuskiego w Radiowo - Telewizyjnym Centrum Nadawczym (RTCN) Jemiołów k/Łagowa i w Radiowo - Telewizyjnym Centrum Nadawczym (RTCN) Wichów k/Żagania. Na podstawie przeprowadzonych pomiarów natężenia pola w wyznaczonych Terenowych Punktach Pomiarowych (TPP) dokonano również porównania warunków odbioru programów telewizyjnych nadawanych analogowo i cyfrowo.

EN

The paper presents an assessment of receiving conditions of digital television programmes broadcasted in the channel no 45 from two transmitters located on the area of the Lubuskie district in the RTCN (Radio & Television Transmitting Centre) Jemiołów near the city of Łagów and in the RTCN Wichów near the city of Żagań. In the introduction to the paper (Paragraph 1) the crucial significance of the transition from analogue to digital transmission of television programmes is indicated. Both in Europe and in Poland this transition is a result of international regulations and decisions made within the framework of Regional Radiocommunication Conferences (RRC) organised by the International Telecommunication Union (ITU). Most important of these regulations and decisions are presented in Paragraph 2. Paragraph 3 describes technical and operational conditions for digital emission of television programmes in the district of Lubuskie. In order to compare the reception possibility of analogue and digitally broadcasted television programmes in the district of Lubuskie, 13 Terrain Measurement Points (TPP) located along the border of the district were chosen (Paragraph 4). On the basis of conducted measurements of the field intensity level in the assigned TPP, an assessment of reception possibility of analogue and digitally broadcasted television programmes was made (Paragraph 5). The conclusions (Paragraph 6) contain the essential comparative data concerning reception conditions during the transition period of analogue and digitally broadcasted television programmes from both Radio & Television Transmitting Centres localised in the district of Lubuskie.

8

Architecture Design of The Hardware H.264/AVC Video Decoder

Roszkowski M., Abramowski A., Wieczorek M., Pastuszak G.

International Journal of Electronics and Telecommunications

|

2010

|

Vol. 56, No. 3

291-300

EN

The need for real-time video compression systems requires a particular design methodology to achieve high troughput devices. The paper describes the architecture of the H.264/AVC decoder able to support SDTV and HDTV resolutions. The design applies many optimization techniques to reduce the resource consumption and maximize the throughput. The archietcture is verified with the software reference model JM16 and synhesized for FPGA technology. The maximal working frequency is 100 MHz for Stratix II devices.

9

Architektura transformacji i kwantyzacji w wysoko-przepustowym koderze H.264/AVC opartym na zaawansowanym wyborze trybu kodowania

Pastuszak G.

Pomiary Automatyka Kontrola

|

2008

|

R. 54, nr 8

480-482

PL

Standard kompresji wideo H.264/AVC umożliwia uzyskanie wysokiej efektywności kompresji kosztem dużej złożoności obliczeniowej. Aby uzyskać możliwie wysoką efektywność architektura kodera opisana w tym artykule realizuje wybór trybu kodowania na bazie łącznej optymalizacji zniekształceń i stopnia kompresji. W szczególności założony przepływ danych pozwala na uzyskanie przepustowości 32 próbek/współczynników na takt zegara, co umożliwia sprawdzenie dużej ilości trybów kodowania przed wyborem najbardziej optymalnego. Architektura zawiera bloki transformacji, kwantyzacji, dekwantyzacji, odwrotnej transformacji, rekonstrukcji. Architektura obsługuje wszystkie rodzaje transformat i formaty chrominancji wyspecyfikowane w profilu Wysokim przy użyciu tych samych zasobów sprzętowych. Przepustowość uzyskiwana w układach FPGA pozwala na wybór trybu na bazie analizy zniekształceń i stopnia kompresji dla wymagań HDTV.

EN

The H.264/AVC standard allows for a high compression efficiency at the cost of computational complexity. To achieve the efficiency as high as possible, the architecture proposed in the paper supports the mode selection based on the rate-distortion optimization. In particular, the dataflow assumes throughput of 32 samples/coefficient per clock cycle, on average, allowing a lot of compression options to be checked. Moreover, the architecture supports all transform sizes specified for High Profile using the same hardware resources. Synthesis results show that the design can work at 100 MHz for FPGA Stratix II devices.

10

Kompresja cyfrowych sekwencji wizyjnych - stan badań, nowe prace normalizacyjne ISO i ITU

Domański M.

Przegląd Telekomunikacyjny + Wiadomości Telekomunikacyjne

|

2003

|

nr 6

291-291

PL

Przedstawiono w skrócie bezdyskusyjnie dominującą w technice metodę kompresji cyfrowych sekwencji wizyjnych - metodę hybrydową. Omówiono aktualny stan techniki, a także najważniejsze cechy nowego standardu kompresji cyfrowych sekwencji wizyjnych - standardu H. 264/AVC. Zasygnalizowano prace badawcze dotyczące zastosowania technik falkowych w kompresji cyfrowych sekwencji wizyjnych.

EN

The paper briefly reports the absolutely dominated technique of digital video compression - the hybryd coding. Considered is state of technology and the most important features of the new video compression standard H. 264/avc. Mentioned is the research on wavelet-based techniques of digital video coding.