PL
 |
EN
Preferencje help
Polish version English version Język
Widoczny [Schowaj] Abstrakt
Liczba wyników

Znaleziono wyników: 29

Liczba wyników na stronie
first rewind previous Strona / 2 next fast forward last
Wyniki wyszukiwania
Wyszukiwano:
w słowach kluczowych:  FPGA devices
help Sortuj według:

help Ogranicz wyniki do:
first rewind previous Strona / 2 next fast forward last
1
Zastosowanie wysokonapięciowego symetrycznego dzielnika napięcia do pomiarów wysokich napięć stałych
Perka Bogdan, Kochaniak Konrad
Elektronika : konstrukcje, technologie, zastosowania
|
2022
|
Vol. 63, Nr 12
38--40
PL
Artykuł powstał w oparciu o pracę dyplomową zrealizowaną przez studenta Wojskowej Akademii Technicznej. W publikacji zawarto budowę oraz zasadę działania symetrycznego dzielnika napięć do pomiarów wysokich napięć stałych w oparciu o wykorzystanie modułu pomiarowego RD-140. Przedstawiono jego zastosowanie w pomiarach wysokich napięć oraz wykonano pomiary kontrolne z wykorzystaniem innych metod pomiarowych wysokich napięć stałych w celu zaprezentowania zalet oraz wad przedstawionego miernika.
EN
The article is based on the thesis completed by a student of the Military University of Technology. This publication contains the construction and principle of operation of symmetrical voltage divider for high DC voltage measurements based on the use of measuring module RD-140. Its application in high voltage measurements is presented and control measurements using other methods of high DC voltage measurements are carried out to present the advantages and disadvantages of the presented meter.
2
Implementacja jednokierunkowej sieci neuronowej w układzie FPGA do kalibracji adaptacyjnej precyzyjnych liczników czasu
Tyburski Jakub
Elektronika : konstrukcje, technologie, zastosowania
|
2022
|
Vol. 63, Nr 12
32--37
PL
Niniejszy artykuł dotyczy rozwiązania przeznaczonego do implementacji jednokierunkowych sieci neuronowych w układzie FPGA. Opisano zarówno jego ogólną koncepcję, jak i realizację układową. Przedstawiony został sposób użycia proponowanego rozwiązania dla celów adaptacyjnej kalibracji precyzyjnych liczników czasu. Zaprezentowano również wyniki testów opracowanego rozwiązania.
EN
The following paper is focused on a hardware solution designed for implementation of feedforward neural networks (FNN) in FPGA device. Its general conception and implementation are described. The way of use of the proposed solution for adaptive calibration process of precise time counters is presented. The performed tests of the designed solution are also shown.
3
Content available Rekonfgurowalny akcelerator kryptografczny
Kryjak T.
Pomiary Automatyka Robotyka
|
2013
|
R. 17, nr 5
78--85
PL
W artykule omówiono zastosowanie układów rekonfigurowalnych FPGA jako akceleratorów kryptograficznych - urządzeń, które mogą wykonywać operacje szyfrowania lub deszyfrowania danych szybciej i przy mniejszym zużyciu energii niż procesory ogólnego przeznaczenia, oferując jednocześnie dużą elastyczność oraz możliwość rozwoju i modyfikacji rozwiązania. W pierwszej części pracy przedstawiono budowę i zasoby dostępne we współczesnych układach FPGA, a w drugiej zaprezentowano implementację algorytmu kryptograficznego CLEFIA.
EN
This paper discusses the use of FPGA devices as cryptographic accelerators, which are able to perform the encryption or decryption operation faster and using less power than general-purpose processors while offering great flexibility and the ability to further develop and modify the design. In the first part, the structure and resources available in modern FPGAs are presented and in the second the implementation of the cryptographic algorithm CLEFIA is discussed.
4
Content available Implementacja obliczania map dysparycji w czasie rzeczywistym dla strumienia wizyjnego 3D zrealizowana w układzie FPGA
Kryjak T., Komorkiewicz M.
Pomiary Automatyka Kontrola
|
2013
|
R. 59, nr 8
748--750
PL
W artykule opisano system umożliwiający odbieranie i przetwarzanie strumienia wideo w technologii 3D transmitowanego w standardzie HDMI (tryb side by side), co pozwala na współpracę z dostępnymi na rynku kamerami 3D. Zaproponowana architektura umożliwia implementację popularnych metod obliczania map dysparycji: m. in. SAD oraz opartych o transformatę Censusa, realizację sprawdzenia symetryczności mapy oraz filtrację medianową poprawiającą jakość wyników. W pracy omówiono budowę każdego z modułów, użycie zasobów FPGA, zużycie mocy, a także przykładowe rezultaty działania na płycie ewaluacyjnej VC707 z układem Virtex 7.
EN
In the paper a system for acquisition and processing of a 3D video stream is presented. It can work with 3D HDMI cameras available on the market. In Section 2 the basic concepts of stereovision systems are described [1]. In Section 3 three distance metrics, SAD [4], ZSAD and Census [5], used for correspondence matching are discussed. Evaluation of the matching process on the Middlebury dataset [2] is also presented. The best results were obtained for the SAD and ZSAD methods and greyscale images. In Table 1 there are shown three best configurations. Figure 1 illustrates the obtained disparity maps. A description of the hardware implementation is given in Section 4. The block diagram of the system is presented in Figure 2. The proposed solution is able to process images transmitted in side by side mode, to compute two disparity maps (left to right and right to left, method from [4]), to use SAD or ZSAD cost function, to check maps consistency and execute median filtering for final image processing. The described module is highly parameterizable: different cost functions, window sizes and disparity range can be used, image size and median filtering size can be adjusted. FPGA resource utilization is presented in Table 2. A picture of the working system is shown in Figure 3 (1280 x 720 @60 fps, real-time video-stream processing). The proposed module can be used for video surveillance, pedestrian collision avoidance systems or in autonomous vehicles.
5
Content available Bezpośredni przetwornik czas-liczba z kodowaniem wielokrotnym
Szplet R., Sondej D., Grzęda G.
Pomiary Automatyka Kontrola
|
2013
|
R. 59, nr 8
842--844
PL
W artykule opisane są projekt i wyniki badań przetwornika czas-liczba o rozdzielczości 5,3 ps (1 LSB) i zakresie pomiarowym 428 ps. Do przetwarzania czasowo-cyfrowego użyta została metoda kodowania wielokrotnego. Metoda ta umożliwia pokonanie ograniczeń technologicznych współczesnych układów scalonych i uzyskanie wartości rozdzielczości mniejszej niż czas propagacji pojedynczej komórki linii kodującej. Przetwornik został zrealizowany w układzie programowalnym Spartan-6 firmy Xilinx.
EN
This paper presents the implementation and tests results of a time-to-digital converter based on the wave union method and implemented in Spartan-6 FPGA (Xilinx). The converter has the resolution of 5,3 ps (1 LSB) in the measurement range of 428 ps and the integral nonlinearity of 3,8 LSB (Fig. 7). In the wave union method, contrary to the typical conversion methods with a single coding, the resolution is lower than the FPGA cell delay thanks to coding several transitions of the time event signal (Fig. 2). In addition, the linearity of conversion is increased by reducing the width of wide bins. Although, using a multi-transition pattern gives better performance, it also brings more problems to be solved. The main problems such as implementation of a pattern generator for certain amount of transitions, minimal delays between transitions and elimination of bubble errors are discussed in this paper. The pattern generator (Fig. 3) is implemented with use of a carry chain. It enables controlling the pattern by means of diagnostic and measurement software. Bubble errors (Fig. 4) are eliminated with a fast asynchronous encoder (Fig. 5). The diagnostic-control software (Fig. 6) allows to configure the pattern generator, launch the measurement session and generate a text file with all information needed to calculate conversion characteristics of the time-to-digital converter.
6
Content available remote Programowalny sterownik diod laserowych oraz LED-ów
Gilewski M.
Przegląd Elektrotechniczny
|
2012
|
R. 88, nr 3a
78-81
PL
W publikacji przedstawiono koncepcję uniwersalnego kontrolowanego cyfrowo sterownika diod laserowych oraz LED. Sterownik złożony jest z obwodu zasilającego, obwodu pomiarowego oraz kontrolera FPGA. Obwód zasilający, kontrolowany przez FPGA, wytwarza prąd zasilający diodę laserową. Prąd fotodiody zwrotnej rejestrowany przez obwód pomiarowy i FPGA decyduje o chwilowym natężeniu prądu zasilającego. Układ pracuje w zakresie prądów zasilających do 1A oraz w paśmie częstotliwościowym do około 10kHz.
EN
The article describes a digitally controlled laser diode driver. This driver includes: power supply circuit, measuring circuit and FPGA controller. A laser diode current is produced by the power supply circuit. The level of this current is controlled by FPGA. A monitoring photodiode current is measured by the measuring circuit. The photocurrent level is recorded by FPGA. Its value determines the amplitude of laser current. The controller can operate with laser diode currents up to 1A. A driver frequency band is less than 10kHz.
7
Content available remote Algorytm pracy programowalnego sterownika z optycznym sprzężeniem zwrotnym
Gilewski M.
Przegląd Elektrotechniczny
|
2012
|
R. 88, nr 5a
158-161
PL
W publikacji przedstawiono algorytm pracy autorskiego opracowania sterownika diod laserowych oraz LED. Algorytm został zakodowany w języku VHDL. Postać końcową kompilacji zaimplementowano w strukturze FPGA. Na podstawie amplitudy fotoprądu zwrotnego algorytm wyznacza natężenie prądu zasilającego diodę laserową. Przedstawione rozwiązanie umożliwia elastyczne sterowanie prądowym punktem pracy diody laserowej lub LED. Aplikację można również wykorzystać do syntezy charakterystyk przejściowych prądu zasilającego diody.
EN
The article presents the control algorithm of LEDs and laser diodes driver. This algorithm has been imlemented in VHDL. The source code was compiled using the Quartus II Web Edition software. The resulting bitsream is used to program FPGA. The algorithm dynamically calculates the current value of the laser diode. For this purpose it uses the current value of the monitor diode. The algorithm can also be applied to the synthesis of transient characteristics of LEDs or laser diodes.
8
Content available Precyzyjny przetwornik czas-liczba z powielaniem i uśrednianiem czasu trwania impulsu
Szplet R., Poteralski M.
Pomiary Automatyka Kontrola
|
2012
|
R. 58, nr 7
569-571
EN
This paper describes the design and test results of a time-to-digital converter with 1.9 ps resolution and measurement uncertainty below 12.2 ps (Fig. 4). The time-to-digital conversion is based on time width averaging. Information about the measured time interval is contained in the width of a pulse that circulates in a closed delay loop and its width is measured by the counting method with use of a high frequency multiphase clock (Fig. 1). The converter resolution is directly proportional to the number of cycles of the measured pulse in the delay loop, the number of phases and frequency of a clock used (2). However, increase in the number of loop cycles causes growth in the jitter of circulating pulse edges that finally leads to deterioration in the measurement precision. Therefore, in order to obtain the highest precision of conversion, the number of cycles for which the converter provides the smallest measurement uncertainty was experimentally determined. In addition, to minimize a disadvantageous impact of unequal propagation times of the loop elements for the rising and falling pulse edges on the value of the measured time interval, the information about the measured time interval is contained between the rising edges of the pulse-pair instead of the opposite (rising and falling) edges of a single pulse (Fig. 2). The converter was implemented in a programmable device Spartan-6 manufactured by Xilinx. (Xilinx).
9
Content available remote Projektowanie akceleratorów algorytmów algebry liniowej przeznaczonych do implementacji w układach FPGA
Ratuszniak P.
Przegląd Elektrotechniczny
|
2011
|
R. 87, nr 10
155-158
PL
W pracy przedstawiono metody projektowania akceleratorów obliczeniowych wybranych algorytmów algebry liniowej, przeznaczonych do implementacji w układach FPGA. Opisano dwie metody projektowe wykorzystujące algorytm ewolucyjny do odwzorowania przestrzennego grafu zależności informacyjnych w architektury równoległe. Pierwsza opisywana metoda projektowa służy do tworzenia architektur równoległych przetwarzających dane w sposób systoliczny, przeznaczonych do implementacji w wielokontekstowych układach reprogramowalnych. Druga metoda wykorzystywana jest do projektowania macierzy procesorowych przeznaczonych do implementacji w klasycznych układach FPGA. Parametry zaprojektowanych akceleratorów dla wybranych algorytmów algebry liniowej porównano z analogicznymi parametrami architektur równoległych, zaprojektowanymi z wykorzystaniem innych znanych metod projektowych.
EN
In this paper, methods for hardware linear algebra accelerators dedicated to implementation in FPGA devices, are presented. The two design methods with the use an evolutionary algorithm for allocation mapping are described. The first method is dedicated to creation a parallel architectures which process data on systolic type, dedicated to implementation into multicontext FPGA devices. The second method is used for design of processor array implemented in classic FPGA devices. Parameters of designed accelerators for exemplary linear algebra algorithms are presented and compared with parameters described parallel architectures obtained with the use of another design methods.
10
Content available remote Metody i algorytmy obszarowego sterowania ruchem drogowym
Kawalec P., Sobieszuk-Durka S.
Prace Naukowe Politechniki Warszawskiej. Transport
|
2011
|
z. 80
21-47
PL
W artykule przedstawiono wybrane metody obszarowego sterowania ruchem drogowym oraz opisano niektóre ze sposobów zapisu algorytmów srd. Dla rzeczywistego obszaru miasta zaprezentowano algorytm sterowania ruchem, utworzony z wykorzystaniem wspomagania komputerowego. Do specyfikacji algorytmu wykorzystano grafy przejść automatów skończonych, w tym grafy hierarchiczne. Opracowane algorytmy sterowania obszarowego zostały wyspecyfikowane w edytorze FSM, pozwalającym na weryfikację poprawności działania algorytmu w trybie funkcjonalnej symulacji komputerowej. Przytoczono wyniki specyfikacji i weryfikacji opracowanych algorytmów, oraz ich implementacji w programowalnych strukturach logicznych FPGA.
EN
The article presents selected methods of area traffic control and describes some ways to record traffic control algorithms. A traffic control algorithm for a real city area is presented, using computer aided methods. Access graphs of finite automata, including hierarchical graphs have been used to specify the algorithm. Developed area traffic control algorithms have been specified in a FMS editor that allows to verify the correctness of the algorithm in a given functional computer simulation mode. The results of the specification and verification for developed algorithms and their implementations in FPGA devices have been quoted.
11
Content available Implementacja w układzie reprogramowalnym wieloprocesorowego systemu realizującego algorytm RANSAC
Fularz M., Kraft M.
Pomiary Automatyka Kontrola
|
2011
|
R. 57, nr 8
914-916
PL
W artykule opisano programową, wieloprocesorową realizację algorytmu RANSAC, który umożliwia odporną estymację modelu matematycznego z danych pomiarowych zawierających znaczący odsetek wartości odstających (ang. outliers). System został zaimplementowany w układzie FPGA w oparciu o konfigurowalne soft procesory MicroBlaze. W pracy przedstawiono opis algorytmu RANSAC, sposób jego podziału w celu przetwarzania równoległego, a także proces konfiguracji systemu wieloprocesorowego. Zaprezentowano również przyrost prędkości przetwarzania w zależności od liczby zastosowanych rdzeni procesorowych, porównano te wyniki do realizacji na komputerze klasy PC i przedstawiono zużycie zasobów układu FPGA.
EN
The paper describes a multiprocessor system implementing the RANSAC algorithm [3] which enables robust estimation of a fundamental matrix from a set of image keypoint correspondences containing some amount of outliers. The fundamental matrix encodes the relationship between two views of the same scene. The knowledge of the fundamental matrix enables e.g. the reconstruction of the scene structure. The implemented system is based on three MicroBlaze microprocessors [5] (one master, two slaves) and a dedicated hardware coprocessor connected using fast simplex link (FSL) interfaces [6]. The slave microprocessors perform the task of fundamental matrix computation from point correspondences using singular value decomposition - the so called 8-point algorithm [1, 2] (hypothesis generation). The master processor, along with the connected coprocessor, is responsible for dataflow handling and hypothesis testing using the Sampson error formula (7). The hypothesize and test framework used in RANSAC allows for largely independent task execution. The design is a development of a system described in [5]. The block diagram and dataflow diagram of the proposed solution are given in Figs. 1 and 2, respectively. Tabs. 1 and 2 summarize the use of FPGA resources. With a 100 MHz clock, the designed system is capable of processing the data at the speed which is roughly equivalent to that of the Atom N270 microprocessor clocked at 1,2 GHz. The resulting solution will be targeted at applications for which small size, weight and power consumption are critical. The design is also easily scalable - addition of more slave processors will result in additional increase in the processing speed.
12
Prototyp programowalnego sterownika logicznego dla sprzętowej maszyny wirtualnej
Hajduk Z.
Elektronika : konstrukcje, technologie, zastosowania
|
2011
|
Vol. 52, nr 4
114-117
PL
W artykule przedstawiono prototypową platformę sprzętową z układami programowalnymi FPGA dla tzw. sprzętowej maszyny wirtualnej, będącej specjalizowanym mikrokontrolerem istniejącym w postaci wirtualnego komponentu (IP core), opisanym w języku Verilog. Platforma ta, wraz z zaimplementowaną w układzie FPGA sprzętową maszyną wirtualną, stanowi kompletny programowalny sterownik logiczny. W artykule opisano moduł główny sterownika, zrealizowany w dwóch wersjach z układami FPGA Xilinix z rodziny Spartan-3AN oraz Spartan-6, a także moduły wejść-wyjść analogowych oraz cyfrowych. Przedstawiono również wyniki syntezy logicznej wirtualnych komponentów sprzętowej maszyny wirtualnej w różnych konfiguracjach dla obydwu zastosowanych układów FPGA.
EN
In this paper a prototype hardware platform with FPGA devices for so called hardware virtual machine (HVM) is presented. HVM is a Intellectual Property Core (IP core) of specialized microcontroller described in Verilog Hardware Description Language. This prototype platform with HVM implemented in FPGA is, in fact, a complete programmable logic controller. The paper presents the main module of logic controller, as well as digital and analog input - output modules. The main module has been developed in two versions: with Xilinx FPGA Spartan-3AN device and newest Spartan-6 family device. Synthesis results of IP core of HVM in selected configurations for both FPGAs are also presented.
13
Moduł komunikacyjny dla sprzętowej implementacji maszyny wirtualnej
Hajduk Z.
Elektronika : konstrukcje, technologie, zastosowania
|
2011
|
Vol. 52, nr 5
172-176
PL
W artykule przedstawiono architekturę modułu komunikacyjnego, przeznaczonego do współpracy ze sprzętową implementacją maszyny wirtualnej. Maszyna ta, implementowana w układach FPGA jest specjalizowanym mikroprocesorem, opisanym w języku Verilog, wykonującym pośredni kod wykonywalny generowany przez kompilator środowiska inżynierskiego CPDev. Środowisko to przeznaczone jest do projektowania oprogramowania sterowników przemysłowych. Prezentowany moduł komunikacyjny, oprócz podstawowej funkcji załadowania kodu wykonywalnego do pamięci programu maszyny, umożliwia również m.in. monitorowanie pracy maszyny, w tym pozwala na pełny dostęp do pamięci operacyjnej maszyny, odczyt rejestrów specjalnych maszyny, a także pewne funkcje pomocne podczas uruchamiania oprogramowania. Przedstawiono również prototypowy sterownik kotła centralnego ogrzewania, oparty na implementacji w układzie FPGA Xilinx maszyny sprzętowej wraz z modułem komunikacyjnym.
EN
In this paper an architecture of communication module for hardware implementation of virtual machine is presented. Hardware implementation of virtual machine, also called hardware machine, is a specialized micro-processor, described in Verilog Hardware Description Language, which executes universal intermediate code generated by CPDev environment. CPDev is intended to design of programmable logic controller software. The communication module, apart form basic function like code down-loading from CPDev to the program memory of hardware machine, also offers an in-circuit debugging capabilities for hardware machine. In the paper a prototype controller for central heating kettle is also presented. This controller integrates in FPGA, among others, hardware machine and communication module.
14
Content available remote Synteza układów kombinacyjnych w strukturach FPGA z wbudowanymi blokami pamięci
Nowicka M., Ojrzeńska-Wójter D.
Czasopismo Techniczne. Informatyka
|
2011
|
R. 108, z. 1-I
49-67
PL
Artykuł porusza problem realizacji układów kombinacyjnych w strukturach FPGA z wbudowanymi blokami pamięci ROM. Zaprezentowano system uniwersytecki, implementujący zaawansowane procedury syntezy logicznej, który umożliwia rozkład układów kombinacyjnych na pamięci M512 i M4K. Przedstawiono wyniki eksperymentów potwierdzające wpływ zastosowania zaprezentowanego oprogramowania na efektywność wykorzystania zasobów nowoczesnych struktur FPGA.
EN
The paper discusses the problem of implementation of combinational circuits in FPGA structures with embedded memory blocks. University software tool is presented, implementing advanced synthesis procedures, that allows decomposition of combinational circuits into M512 and M4K memory blocks. Results of experiments are presented that prove the influence of presented software on the efficiency of FPGA resources utilization.
15
Content available Implementacja w układzie reprogramowalnym algorytmu wyodrębniania ruchomych obiektów
Kraft M., Fularz M.
Pomiary Automatyka Kontrola
|
2010
|
R. 56, nr 7
659-661
PL
W pracy przedstawiono implementację w strukturze FPGA systemu detekcji obiektów ruchomych wykorzystującego metodę przybliżonej mediany. W celu poprawy wyników zastosowano modyfikację algorytmu, polegającą na poddaniu obrazu różnicowego działaniu filtra uśredniającego, oraz maksymalnego. Całość systemu zrealizowano w architekturze sprzętowo-programowej, opartej o mikroprocesor Microblaze wraz z dedykowanym procesorem sprzętowym podłączony przez interfejs FSL.
EN
The paper presents the FPGA implementation of a moving object detection system, based on the approximate median algorithm [1]. The method, despite its simplicity and low memory requirement, offers good detection quality [2]. To further improve the results, the original algorithm was modified by applying additional averaging and maximal filtering to the difference image [3]. The system is implemented as hybrid hardware/ software architecture, based on the Microblaze microprocessor [4], along with a dedicated coprocessor connected to it via the FSL (Fast Simplex Link) interface [5]. The microprocessor works under the control of the Xilkernel operating system, along with the LwIP TCP/IP stack, which allows transferring data through Ethernet. The software part of the algorithm performs the task of receiving the input image data, computing the difference image, and updating the background model accordingly. The difference image is then filtered by the Gaussian and maximum filter are implemented as a single hardware coprocessor. The processed data is sent back to the PC. Table 1 presents the summary of resources used for the implementation. Figure 1 outlines the system architecture. Figures 2 and 3 show the detailed coprocessor structure. The implemented system is capable of processing over ten 256x256, 8-bit grayscale image frames per second using an inexpensive Spartan-3E FPGA with 50MHz clock (see Fig. 4).
16
Content available Dekompozycja funkcji logicznych metodą rozwojowego programowania genetycznego
Deniziak S., Wieczorek K.
Pomiary Automatyka Kontrola
|
2010
|
R. 56, nr 12
1430-1432
PL
Praca przedstawia metodę wyszukiwania strategii dekompozycji funkcji logicznych za pomocą rozwojowego programowania genetycznego. Strategia dekompozycji jest reprezentowana w formie drzewa decyzyjnego, w którym węzły określają jeden krok dekompozycji. Drzewo podlega ewolucji, której celem jest uzyskanie jak najlepszego rozwiązania. Otrzymane wyniki wykonanych eksperymentów wskazują na wysoką skuteczność przedstawionej metody w porównaniu z dotychczas stosowanym podejściem deterministycznym.
EN
Functional decomposition splits logical function into two simpler functions. For complex functions the decomposition should be repeated iteratively for the result functions. It was observed that types of decomposition applied during each step have strong influence on the final result. Thus, a proper decomposition strategy should be used to find optimal FPGA implementation for a given function. This paper presents the method for searching the decomposition strategy for logical functions specified by cubes. The strategy is represented using the decision diagram, in which each node corresponds to a single decomposition step. In this way the multistage decomposition of a complex logical function can be specified. The diagram is evolved using the developmental genetic programming. In opposite to classical genetic methods, in our approach the methods producing solutions, instead of the solutions, are evolved. The goal of the evolution is to find the decomposition strategy for which the cost of FPGA implementation of a given function is minimal. The experimental results show that our approach gives significantly better solutions than other known methods.
17
Wspomagana komputerowo specyfikacja i weryfikacja algorytmów sterownia obszarowego
Kawalec P., Sobieszuk-Durka S.
Logistyka
|
2010
|
nr 4
CD-CD
PL
W artykule zaprezentowano mechanizm tworzenia algorytmów sterowania ruchem drogowym w wybranym obszarze miasta z wykorzystaniem wspomagania komputerowego. W specyfikacji tych algorytmów wykorzystano grafy przejść automatów skończonych, w tym grafów hierarchicznych. Opracowane algorytmy adaptacyjnego sterowania obszarowego zostały wyspecyfikowane w edytorze FSM, pozwalającym na weryfikację poprawności działania algorytmu w trybie funkcjonalnej symulacji komputerowej. Przytoczono wyniki specyfikacji i weryfikacji opracowanych algorytmów, oraz ich implementacji w programowalnych strukturach logicznych FPGA.
EN
The article presents a mechanism of creating algorithms of traffic control in a selected area of the city with the use of computer support. In the specification of these algorithms transition graphs of finite state machines have been used, including hierarchical graphs. Designed algorithms of adaptive area control have been specified in FSM editor, which allows verification of correctness of algorithm operation in the mode of functional computer simulation. Results of specification and verification of the designed algorithms have been quoted, as well as their implementation in programmable logic FPGA structures.
18
Szyfrowanie danych na dysku ATA
Jakubczyk K., Kucharczyk M.
Elektronika : konstrukcje, technologie, zastosowania
|
2010
|
Vol. 51, nr 9
37-40
PL
W artykule opisano projekt i realizację układu szyfrowania danych na dysku twardym komunikującym się z urządzeniem z nim współpracującym poprzez interfejs IDE/ATA. Urządzenie to zbudowane w oparciu o programowalny układ FPGA jest transparentne dla systemu operacyjnego, co czyni go uniwersalnym oraz łatwym w zastosowaniu nawet przez niedoświadczonego użytkownika. Urządzenie zostało zaprojektowane do współpracy z dyskami wyposażonymi w złącze IDE/ATA lecz współpracuje poprawnie z dyskami standardu SATA podłączonymi przez odpowiednią przejściówkę.
EN
The project and implementation of the hard disk data encryption circuit was described in the article. The circuit is intended for use with hard drives equipped with IDE/ATA interface. The circuit implemented in FPGA device is transparent for an operating system, so it is versatile and easy for use, even for inexperienced users. The device was designed for use with the IDE/ATA hard drives but it works properly also with SATA devices connected with an appropriate adapter.
19
Content available Wysokorozdzielczy konwerter czasowo-cyfrowy z próbkowaniem impulsu
Szplet R., Jarzyński S.
Pomiary Automatyka Kontrola
|
2009
|
R. 55, nr 8
642--644
PL
W artykule opisane są projekt i wyniki badań konwertera czasowo-cyfrowego o rozdzielczości 9 ps i niepewności pomiarowej nie przekraczającej 31 ps. Konwerter został zrealizowany w układzie programowalnym Cyclone firmy Altera. Do konwersji czasowo-cyfrowej użyto nowatorskiej metody, w której informacja o mierzonym odcinku czasu zawarta jest w szerokości impulsu, propagującego się wielokrotnie w zamkniętej pętli opóźniającej i próbkowanego z użyciem wielofazowego zegara o wysokiej częstotliwości. Sterowanie procesem pomiarowym oraz obliczanie i przetwarzanie wyników pomiarów odbywa się z wykorzystaniem dedykowanego interfejsu użytkownika opracowanego w języku C++.W artykule opisane są projekt i wyniki badań konwertera czasowo-cyfrowego o rozdzielczości 9 ps i niepewności pomiarowej nie przekraczającej 31 ps. Konwerter został zrealizowany w układzie programowalnym Cyclone firmy Altera. Do konwersji czasowo-cyfrowej użyto nowatorskiej metody, w której informacja o mierzonym odcinku czasu zawarta jest w szerokości impulsu, propagującego się wielokrotnie w zamkniętej pętli opóźniającej i próbkowanego z użyciem wielofazowego zegara o wysokiej częstotliwości. Sterowanie procesem pomiarowym oraz obliczanie i przetwarzanie wyników pomiarów odbywa się z wykorzystaniem dedykowanego interfejsu użytkownika opracowanego w języku C++.
EN
The paper describes the design and test results of a time-to-digital converter with 9 ps resolution and measurement uncertainty below 31 ps. The converter has been implemented in a programmable device Cyclone manufactured by Altera. The time-to-digital conversion is based on sampling of a periodic square signal. Information about the measured time interval is contained in the width of a pulse that circulates in a closed delay loop and is sampled with the use of a high frequency clock. This method is innovative in the kind of application and it has not been implemented in an integrated circuit so far. In order to achieve both high resolution and high measurement uncertainty the four-phase sampling clock has been used. Such solution allows for fourfold reduction in a number of cycles in the loop and consequently to diminish the measurement error significantly. The four-phase clock has been generated with an embedded PLL functional block. An issue of fundamental importance for the successful implementation of the converter was the use of two short pulses as a representation of the begin and the end of a measured time interval instead of a single long-width pulse. In this way an unpredictable shrinking or stretching of a measured time interval by elements of the delay loop that have different propagation times for rising and falling edges has been avoided. The measurement as well as calculation and processing of obtained results are controlled with the use of dedicated user interface worked out in C++.
20
Content available Układy arytmetyki stochastycznej i ich implementacja w strukturach FPGA
Kawalec P.
Pomiary Automatyka Kontrola
|
2009
|
R. 55, nr 8
627-629
PL
W artykule przedstawiono podstawowe układy arytmetyki stochastycznej zrealizowane w technice cyfrowej. W celu zapewnienia maksymalnej szybkości działania, syntezę układów arytmetyki stochastycznej przeprowadzono na elementach logicznych i przerzutnikach. Dla specjalizowanych układów sumatorów, subtraktorów, oraz multiplikatorów i układów potęgujących, wyznaczono dokładność przetwarzania. Przeprowadzono ich syntezę i implementację w układach FPGA, wyznaczając szybkość działania.
EN
The paper presents fundamental circuits of stochastic arithmetic realized by means of digital technology. In order to ensure the maximum operational speed, synthesis of stochastic arithmetic circuits has been performed on logical elements and triggers. Specialized stochastic adders on NOT and NAND elements (Fig.1) as well as on multiplexers (Fig. 3) both without and with randomization of the input data (Fig. 2) have been designed for disjoint events in binary random sequences. Specification of stochastic adders has been conducted in VHDL language, and their verification - in functional simulation mode (Fig. 4). The accuracy of the stochastic adder operation has been determined, whereas synthesis and implementation of these systems in FPGA structure allowed for showing the speed of stochastic adder operation with the frequency of timing exceeding 100 MHz. Similar investigations have been carried out for specialized stochastic subtractors. For independent binary random sequences, stochastic multipliers and squaring circuits (Fig. 6) have been designed, having a structure particularly useful for realization within programmable logical FPGA structures.
first rewind previous Strona / 2 next fast forward last
JavaScript jest wyłączony w Twojej przeglądarce internetowej. Włącz go, a następnie odśwież stronę, aby móc w pełni z niej korzystać.