PL
 |
EN
Preferencje help
Polish version English version Język
Widoczny [Schowaj] Abstrakt
Liczba wyników

Znaleziono wyników: 57

Liczba wyników na stronie
first rewind previous Strona / 3 next fast forward last
Wyniki wyszukiwania
Wyszukiwano:
w słowach kluczowych:  CPLD
help Sortuj według:

help Ogranicz wyniki do:
first rewind previous Strona / 3 next fast forward last
1
Content available remote Cyfrowy sterownik CPLD falownika klasy DE
Przybyła K.
Przegląd Elektrotechniczny
|
2017
|
R. 93, nr 5
21--24
PL
W artykule opisano sterownik falownika klasy DE z układem CPLD, który realizuje synchronizację do częstotliwości rezonansowej. Metoda synchronizacji oparta jest na pomiarze czasu półokresu prądu wyjściowego i obliczeniu sterowania w kolejnym półokresie. Metoda zapewnia komutację suboptymalną w czasie synchronizacji i w stanie ustalonym. Zamieszczono oscylogramy podczas startu oraz normalnej pracy falownika 300 kHz/1500 W. Przedstawiono przykład wykorzystania sterownika do realizacji modulacji IPDM.
EN
Digital controller of class DE inverter with CPLD, which implements synchronization to resonant frequency is presented in the paper. Synchronization method is based on time measurement of half period of output current and calculation of control signal in the next half period. The method provides suboptimal commutations in synchronization time and steady state condition. The paper contains waveforms of start-up process and normal operation of the 300 kHz/1500 W inverter. Usage with IPDM modulator is presented.
2
Content available An implementation of binaural sound source localization in programmable devices
Łazoryszczak M., Wernik C.
Measurement Automation Monitoring
|
2016
|
Vol. 62, No. 12
396--398
EN
In this paper an example of hardware implementation of binaural sound source localization is presented. Using only two microphones, which correspond approximately to binaural hearing, limits the possibility of exact sound source localization. In contrast to human auditory system (HAS), only the angle of arrival determination is possible in implemented system. Moreover, the angle of arrival (AoA) could be determined here in a limited range of values located on a half-plane. First, the base formulas used by implemented algorithm are shown. Next, selected hardware platforms and peripheral modules are described. The VHDL tools for synthesis and implementation are used. Finally, resources consumed by hardware CPLD/FPGA implementation and selected test results are presented.
3
Nowoczesne metody sterowania generatorami ultradźwiękowymi
Kardyś W., Milewski A., Kogut P., Kluk P.
Elektronika : konstrukcje, technologie, zastosowania
|
2016
|
Vol. 57, nr 6
47--50
PL
W artykule przedstawiono dostępne metody sterowania falownikiem rezonansowym w generatorach ultradźwiękowych. Skupiono się na najnowszych metodach sterowania o wysokiej rozdzielczości regulacji. Zaprezentowano metodę wytwarzania sygnałów sterujących falownikiem rezonansowym z wykorzystaniem mikrokontrolera STM32F334 oraz wyniki badań porównawczych różnych rozwiązań układów generacji przebiegów sterujących.
EN
The article presents available methods of resonant converter control in ultrasonic generators. New methods of control with high resolution of frequency regulation have been presented. Method of generation of resonant converter control signals with STM32F334 microcontroller have been shown as well as measurement results of various generation circuits.
4
Content available A control unit for a pulsed NQR-FFT spectrometer
Samila A., Khandozhko A., Hryhorchak I., Politans’kyy L., Kazemirskiy T.
Informatyka, Automatyka, Pomiary w Gospodarce i Ochronie Środowiska
|
2015
|
nr 4
55--58
EN
This paper describes the development of functional and algorithmic methods to automate pulsed NQR-FFT radiospectrometer. Module controlling this device is based on a programmable logic device (PLD). The objective of this work is to develop a control unit for operational control and setting all required parameters portable NQR radiospectrometer. Radiospectrometer control module is designed as a block structure, which includes the main board, LCD, controls and ports IO. The sample unit tested in complex with frequency synthesizer and NQR radiospectrometer pulse sequences shaper. The test results showed the device matching its functionality to all regulations that apply to this class of relaxation and pulsed resonance spectroscopy equipment.
PL
W artykule opracowano funkcjonalne i algorytmiczne metody automatyzacji spektrometru NQR z szybką transformatą Fouriera do kontroli operacyjnej i nastawiania wszystkich koniecznych jego parametrów. Podstawą modułu sterowania spektrometrem jest układ PLD. Urządzenie jest wykonane w postaci struktury blokowej, która zawiera: płytę główną, wyświetlacz LCD, kontroler i porty wejścia-wyjścia. Przeprowadzono testy modułu w połączeniu z syntezatorem częstotliwości i układem formowania impulsówsekwencji radiospektrometru NQR. Wyniki testów pokazały, że funkcjonalne możliwości moduł odpowiadają wymaganiom, które są stawiane urządzeniom spektroskopii relaksacyjnej i impulsowo-rezonansowej.
5
Content available remote CMCU model with base structure dedicated for CPLD systems
Barkalov A., Titarenko L., Smoliński Ł.
Przegląd Elektrotechniczny
|
2014
|
R. 90, nr 12
25--29
EN
The method of hardware reduction presented in this work is intended for the compositional microprogram control unit (CMCU) implemented in the complex programmable logic device (CPLD). This method is based on applying more than one data source in generating the CMCU states and the microinstruction address.
PL
W artykule przedstawiona została metoda zmniejszenia powierzchni sterowników sprzętowych realizowanych w układach typu CPLD. Metoda bazuje na wykorzystaniu więcej niż jednego źródła danych przy generowaniu stanu układu oraz adresu mikroinstrukcji.
6
Content available Koszt implementacji w strukturach CPLD i FPGA jako kryterium wyboru stanów przy minimalizacji automatu skończonego
Klimowicz A.
Pomiary Automatyka Kontrola
|
2014
|
R. 60, nr 7
480--482
PL
W pracy opisano heurystyczną metodę minimalizacji automatów skończonych, która pozwala na etapie minimalizacji stanów uwzględniać parametry bazy technologicznej oraz metodę kodowania stanów. Opisano kryteria minimalizacji liczby stanów ze względu na koszt ich realizacji w strukturze CPLD, gdzie głównym parametrem wpływającym na realizację jest liczba termów podłączonych do jednej makrokomórki i liczba elementarnych koniunkcji w opisie SOP (Sum of Products) funkcji logicznej oraz FPGA, gdzie głównym parametrem jest liczba wejść elementu logicznego i liczba argumentów realizowanej funkcji logicznej. Przedstawiono także wyniki badań opracowanych algorytmów i porównanie ich z innymi metodami minimalizacji stanów.
EN
In the paper a heuristic method of minimization of incompletely specified finite state machines is described. This method allows taking into account the parameters of technological base, the method of state assignment and realization costs. The presented method is focused on realization of FSM in CPLD and FPGA structures. The method is based on operation of merging two states. In addition to reducing internal states this method minimizes the number of FSM transitions and FSM input variables. In contrast to the previously developed methods, in each step of the algorithm there is considered not only one, but the entire set of all pairs of states for which it is permissible to merge. Then from the set there is selected the pair of states which best matches the criteria of minimizing. The paper describes the criteria for minimizing the number of states of the machine because of the cost of their implementation in the CPLD. The main parameter influencing the implementation is a number of terms connected to one macrocell and FPGA structures, where the main parameter is the number of LUT inputs and the number of logic function arguments. The results of implementation of the minimized FSMs in programmable devices showed that the proposed method allowed building FSMs at lower cost and higher speed than STAMINA program for CPLD and FPGA devices.
7
Content available Implementacja kontrolera SPI/PPI w układzie CPLD dla zastosowań z mikrokomputerem Raspberry PI
Arnold K., Michalak S.
Pomiary Automatyka Kontrola
|
2014
|
R. 60, nr 7
462--464
PL
W pracy wskazano potrzebę rozszerzania portów równoległych w systemach z komputerem Raspberry PI. Przedstawiono możliwości programowalnych układów peryferyjnych (PPI). Zaproponowano rozwiązanie problemu komunikacji komputera Raspberry z układami peryferyjnymi, polegające na wprowadzeniu kontrolera układów PPI, wyposażonego w interfejs SPI. Przedstawiono koncepcję integracji modułu SPI, dekodera adresów układów PPI i enkodera przerwań w strukturze CPLD. Zaprezentowano wyniki implementacji logiki kontrolera w układzie CPLD.
EN
In this paper the necessity of increasing parallel I/O lines in a microprocessor system based on the Raspberry PI, a very popular small educational microcomputer, is described. The possibility of increasing parallel inputs and outputs with a programmable peripheral interface (PPI), and also hardware architecture of 82C55A is presented (Fig. 1). The cooperation rules between the central unit and PPI devices are given. The general block diagrams of the system with the Raspberry PI and the implemented PPI controller, with parallel and serial (SPI) interface, are shown and discussed (Fig. 2). An effective solution of communication between Raspberry PI and 82C55A PPI devices, using an external programmable controller with a simplified SPI, is suggested. The SPI/PPI controller takes over the duties of controlling the modes of 82C55A PPI devices, relieves the central unit and decreases the usage of I/O lines. The instruction sequences are composed of two bytes, the higher one includes codes for creating control signals for the controller and read/write cycles for 82C55A devices, the lower includes the data. The address and data words are written with the confirmation signal /STR (Fig. 3). The controller is responsible for PPI addressing and also takes over the tasks of decoding and receiving interrupts. This version of a controller was implemented in the XC9572XL (Xilinx) device, so we had additionally I/Os fully 5V (CMOS, TTL) tolerant, even though the core power supply of the Raspberry PI and its I/O lines were 3.3 volts. The Behavioral and Post-Fit Simulations results are shown (Figs. 4,5 and 6).
8
Content available Czasowe uwarunkowania współpracy szeregowo-równoległego kontrolera CPLD z mikrokomputerem Raspberry PI i podsystemem PPI
Arnold K., Michalak S.
Pomiary Automatyka Kontrola
|
2014
|
R. 60, nr 7
465--467
PL
Streszczenie W pracy omówiono właściwości komputerów Raspberry PI. Opisano system z Raspberry PI i rozszerzeniem portów równoległych, korzystający z łącza SPI. Przedyskutowano wymagania czasowe dla komunikacji kontrolera CPLD z komputerem Raspberry i podsystemem PPI. Wyznaczono czasy cykli zapisu i odczytu danych, realizowanych przez Raspberry PI podczas komunikacji z układem CPLD. Przedstawiono wyniki badań, pozwalające na oszacowanie szybkości transferu danych w systemie i wskazanie ograniczeń.
EN
In this paper the hardware and software relations in data transfer between Raspberry Pi and peripheral PPI devices, via a CPLD controller are discussed. The necessity of increasing parallel I/O lines in a microprocessor system based on the Raspberry PI, a popular educational microcomputer module, is shown. An example of the system with the Raspberry PI, the SPI/PPI controller and programmable peripheral interface devices 82C55A is presented (Fig. 1). The time requirements for communication between the Raspberry PI central unit (BCM2835), the SPI/PPI controller and PPI devices are discussed and the examples of timing for 82C55A PPI read and write cycles are shown (Figs. 2 and 3). The software (based on C language and libraries) procedure of time T measurement, for sending of two bytes via SPI (SPI of BCM2835 works in standard master mode) and confirming /STR signal is presented (Fig. 4). The value of this time is not constant. It depends on a few components, also on the delays produced by the operating system. The experimental calculations were carried out for the mode value of T determined on 10000 samples (Fig. 5). The value of fSCK (frequency clock for SPI) and for tSPI (SPI time for one byte) as a function of a different SPI divider were analyzed (Figs. 6 and 7). Finally, the coefficient 2·tSPI/T as a function of the SPI divider was determined and presented (Fig. 8). The obtained results showed the communication speed limitation and enabled us to choose the right SPI clock divider as well as to estimate the time of data transfer via the SPI interface implemented in the CPLD controller.
9
Content available remote Zastosowanie metody syntezy wielopoziomowych układów kombinacyjnych do realizacji części kombinacyjnej wspólnego modelu automatów skończonych Mealy’ego i Moore’a
Klimowicz A.
Przegląd Elektrotechniczny
|
2013
|
R. 89, nr 11
105-108
PL
Praca dotyczy problemu syntezy układu sekwencyjnego w oparciu o programowalne układy logiczne. Cechą szczególną zastosowanej metody jest wykorzystanie wartości zmiennych wyjściowych jako kodu lub części kodu stanów wewnętrznych automatu skończonego. Do uproszczenia funkcji wyjść i funkcji wzbudzeń elementów pamięci automatu zastosowano metodę syntezy wielopoziomowych układów kombinacyjnych wykorzystującą sprzężenia zwrotne układu programowalnego. Praca zawiera także wyniki badań eksperymentalnych metody.
EN
In this paper, a problem of synthesis of sequential circuit on programmable logic device was presented. A special feature of the method is application of values of output variables as a code or as a part of code of internal states of a finite automata. The synthesis method of multilevel combinational circuits, which uses feedbacks of PLD macrocells to synthesis of finite state machines was applied to simplification of combinational part of state machine. The experimental results of synthesis of the improved method are presented in the paper.
10
Content available Synthesis of Finite State Machines with use of pseudoequivalent states
Barkalov A.
Pomiary Automatyka Kontrola
|
2013
|
R. 59, nr 11
1198--1202
EN
A new two-stage method of FSMs synthesis for PAL-based CPLD is proposed. It is based on both wide fan-in of PAL cells and existence of the classes of pseudoequivalent states of Moore FSM. The first step aims at decreasing the number of PAL cells used for implementing the input memory functions. The purpose of the second step is decrease in the number of PAL cells in the block of microoperations. An example of application of the proposed method as well as the results of experiments carried out for standard benchmarks are given.
PL
W artykule przedstawiono metody syntezy mikroprogramowalnego układu sterującego z użyciem wbudowanych bloków pamięci. Postęp w technologii półprzewodnikowej powoduje pojawienie się coraz to bardziej złożonych układów cyfrowych VLSI, takich jak złożone programowalne układy cyfrowe CPLD, gdzie funkcje logiczne są implementowane przy użyciu programowalnych bloków logicznych PAL. Obecnie jedną z istotnych kwestii w przypadku implementowania automatów FSM przy zastosowaniu układów CPLD jest zmniejszenie liczby zużycia makrokomórek PAL. Proponowane metody są ukierunkowane na zmniejszenie rozmiaru układu sterującego poprzez zastosowanie transformacji kodów klas pseudorównoważnych w pamięci. Podejście takie pozwala uzyskać uproszczoną formę funkcji przejścia części adresowej układu, dzięki któremu możliwa jest redukcja zasobów sprzętowych potrzebnych do implementacji jednostki sterującej w układach programowalnych typu CPLD bez zmniejszenia wydajności systemu cyfrowego. W artykule zamieszono wprowadzenie teoretyczne, przykład oraz wyniki badań uzyskanych podczas syntezy testowych sieci działań.
11
Content available Programowalny kontroler mikroprocesorowych układów transmisji równoległej z interfejsem SPI
Arnold K., Michalak S.
Pomiary Automatyka Kontrola
|
2013
|
R. 59, nr 8
803--805
PL
W pracy wskazano możliwości zwiększenia liczby portów równoległych w systemach mikroprocesorowych i rozszerzenia trybów ich pracy z wykorzystaniem programowalnych układów peryferyjnych. Omówiono istniejące ograniczenia i zaproponowano rozwiązanie problemu multi-liniowej komunikacji mikrokontrolerów z otoczeniem przez sterowanie układów PPI z poziomu kontrolera CPLD. Zaprezentowano architekturę kontrolera, komunikującego się z jednostką centralną przez interfejs SPI. Przedstawiono wyniki implementacji kontrolera w strukturze CPLD.
EN
In this paper the possibility of increasing parallel inputs and outputs in microprocessor systems with programmable peripheral interface (PPI) is presented. An idea of the PPI subsystem with a central processor unit (CPU), a serial programmed bus/address/interrupt controller and parallel transmission devices is proposed (Fig. 1). The Serial Peripheral Interface (SPI) communication protocol between the CPU and the controller is used for sending instructions and data, where the CPU works as a master and the controller as a slave. The controller is responsible for address decoding, data transferring and interrupts receiving (Fig. 2). The SPI interface minimizes the necessary I/O ports of CPU, therefore only two additional signals /STR and /INT0 are required. The instruction sequences and the data are composed of two bytes (Fig. 3), the higher one includes codes for creating control signals for the controller and read/write cycles for 82C55A devices (Tab. 1). The block diagram of the PPI subsystem with a CPLD controller and an ATmega 16A microcontroller is shown in Fig. 4. The controller was implemented in the XC9572XL device (Tab.2) and the Behavioral and Post-Fit Simulations were made for functional tests. The Xilinx XC9500XL family is fully 5V (CMOS, TTL) tolerant even though the core power supply is 3.3 volts, so the controller can work in mixed (5V/3.3V/2.5V) systems, with low power supply microprocessors. Use of this one programmable device give us a chance for creating a flexible controller, which can work with any kind of central units supported SPI interface.
12
Content available Minimalizacja automatów skończonych z uwzględnieniem ich kosztu realizacji w układach programowalnych o strukturze CPLD
Klimowicz A.
Pomiary Automatyka Kontrola
|
2013
|
R. 59, nr 8
760--762
PL
W pracy opisano heurystyczną metodę minimalizacji nie w pełni określonych automatów skończonych, która pozwala już na etapie minimalizacji stanów wewnętrznych uwzględniać parametry bazy technologicznej, metodę kodowania stanów oraz optymalizować koszt realizacji automatu w strukturze programowalnej. Opisano kryteria minimalizacji liczby stanów automatu ze względu na koszt ich realizacji w strukturze CPLD, gdzie głównym parametrem wpływającym na realizację jest liczba termów podłączonych do makrokomórki. Dodatkowym efektem działania metody jest minimalizacja liczby przejść automatu.
EN
In the paper a heuristic method of minimization of incompletely specified finite state machines is described. This method allows taking into account parameters of technological base, the method of state assignment and realization costs. The presented method is focused on realization of an FSM in the CPLD structure. The method is based on an operation of merging two states. In addition to reducing internal states, this method minimizes the number of FSM transitions and FSM input variables. In contrast to the previously developed methods, in each step of the algorithm there is considered not only one, but the entire set of all pairs of states for which it is permissible to merge. Then the pair of states which best matches the criteria of minimizing is selected from the set. Two FSM states can be merged if they are equivalent. FSM behavior does not change after the states are merged, if the transition conditions from these states that lead to different states are orthogonal. If there are transi-tions from the states that lead to the same states, the transition conditions for such transitions should be equal. Moreover, the output vectors generated in these states should not be orthogonal. It should be noted that wait states can be formed at the merging of FSM states. This paper describes the criteria for minimizing the number of states of the machine because of the cost of their implementation in the CPLD structure, where the main parameter influencing the implementation is a number of terms connected to one macrocell.
13
Content available Kontroler CPLD dla magistrali zewnętrznej mikrokomputera Raspberry PI
Arnold K., Michalak S.
Pomiary Automatyka Kontrola
|
2013
|
R. 59, nr 8
766--768
PL
W pracy przedstawiono możliwości zwiększania liczby wejść i wyjść równoległych popularnego modułu Raspberry PI z wykorzystaniem programowalnych układów peryferyjnych (PPI). Wskazano na ograniczenia w zakresie rozszerzania portów równoległych, związane z liczbą dostępnych linii I/O Raspberry PI. Zaproponowano rozwiązanie wykorzystujące zewnętrzny kontroler implementowany w strukturze CPLD, odpowiedzialny za adresowanie układów PPI, przyjmowanie zgłoszeń przerwań i wystawienie na magistralę wektora przerwań.
EN
In this paper the possibility of increasing parallel inputs and outputs in a microprocessor system based on an educational microcomputer Raspberry PI (Fig. 1) and a programmable peripheral interface (PPI) is presented. An example of multi-channel communication between the central processor unit, PPI devices and parallel interface modes for 82C55A PPI is described (Fig. 2). A system composed of a Raspberry PI unit, a hardware CPLD controller and four parallel transmission devices is proposed (Fig. 3). The external address/interrupt controller is responsible for external PPI addressing – the word address is written with a confirmation signal /LOAD (Fig. 5), and for registering interrupts. The controller takes over the tasks of decoding and interrupts receiving, so consequently minimizes the time required by the Raspberry PI for interruption of the current program, servicing of the peripheral units, and resumption of the interrupted program. The data bus can be implemented inside the CPLD, but also it is possible to use one of any external level translators with three-state output mode (OE signal). This controller was implemented in one of XC9500XL family devices (Tab. 1). For each device from this family the I/Os are fully 5V (CMOS, TTL) tolerant even though the core power supply of the Raspberry PI is 3.3 volts. In mixed (5V/3.3V/2.5V) systems, a controller can work with low power supply CPU. Use of this one programmable device gives us a chance for creating a flexible controller, which can work with different kind of 8-bit central units.
14
Kompensacja wpływu zmian temperatury na czas propagacji cyfrowych podzespołów elektronicznych
Maćkowski M.
Elektronika : konstrukcje, technologie, zastosowania
|
2013
|
Vol. 54, nr 6
28-31
PL
Temperaturowa stabilność czasu propagacji elementów elektronicznych wpływa na dokładność precyzyjnych przyrządów pomiarowych, szczególnie wykorzystywanych w metrologii czasu i częstotliwości. Czas propagacji cyfrowych elementów elektronicznych zależy od wielu czynników, takich jak temperatura i napięcie zasilania. Wpływ temperatury i napięcia zasilania na czas propagacji występuje we wszystkich rodzajach układów cyfrowych (m.in. CMOS, HCMOS), w tym w rekonfigurowanych układach cyfrowych. W celu utrzymania stałej wartości czasów propagacji kompensowanych układów, na podstawie przeprowadzonych pomiarów wyprowadzono liniowe równanie kompensacyjne określające wartość napięcia zasilającego w zależności od temperatury. Opracowano i zbadano układ kompensujący, który ponad 10-krotnie zwiększa stabilność czasu propagacji w porównaniu do układu o stałym napięciu zasilającym.
EN
The temperature stability of the propagation time of electronic components influence the accuracy of precision measuring instruments, especially used in the time and frequency metrology. The propagation time of electronic components is dependent on many factors such as operating temperature and supply voltage. Influence of temperature and supply voltage on the propagation time apply to the all digital ICs (for example CMOS, HCMOS) including programmable logic devices. In aim to the propagation time stabilization the compensatory equation was defined after execution of measurements of propagation time of basic logical CMOS gates and CPLD structures dependence from temperature and supply voltage. Have been developed and tested a compensation circuit which increases the propagation time stability more than 10 times in comparison with a circuit with constant power supply.
15
Content available Optimization of control unit based on construction of CPLD
Barkalov A., Titarenko L., Smoliński Ł.
Pomiary Automatyka Kontrola
|
2012
|
R. 58, nr 1
93-96
EN
The method of hardware reduction dedicated for a compositional microprogram control unit implemented in CPLD is proposed. The method is based on using more than one source of microinstruction address. Such an approach enables decreasing the number of logic blocks used for implementation of the controller in the target CPLD. The paper presents the conditions required to use the method and a calculation example of its application.
PL
W artykule przedstawiona została metoda zmniejszenia powierzchni sterowników sprzętowych realizowanych w układach typu CPLD. Wprowadzono modyfikacje w strukturze sterownika, modyfikacje których głównym zadaniem jest redukcja liczby wykorzystanych elementów logicznych podczas implementacji sterownika w układach CPLD. Zaprezentowana została bazowa metodologia projektowa, dla której wprowadzono odpowiednie modyfikacje. Modyfikacje, które pozwalają zmniejszyć liczbę potrzebnych elementów logicznych wykorzystanych przy implementacji realizowanego sterownika. Przedstawione modyfikacje bazują na wykorzystaniu więcej niż jednego źródła danych przy wyznaczaniu kolejnego adresu mikroinstrukcji. W artykule przedstawiony został schemat logiczny dla zmodyfikowanej struktury sterownika. Zaprezentowano i omówiono warunki potrzebne do zastosowania zaprezentowanej metody oraz podano odpowiednie przykłady obliczeniowe. W artykule przedstawione zostały wyniki oraz wnioski z badań przeprowadzonych przez autorów.
16
Content available Mikroprocesor PicoBlaze na platformie CPLD w dydaktyce systemów wbudowanych
Łazoryszczak M.
Pomiary Automatyka Kontrola
|
2012
|
R. 58, nr 7
638-640
PL
W artykule przedstawiono wybrane aspekty implementacji mikroprocesora PicoBlaze na platformie uruchomieniowej CoolRunner-II CPLD Starter Kit. Szczególną uwagę poświęcono obsłudze portów wejścia/wyjścia, a także wykorzystaniu elementów wbudowanych w platformę, uwzględniając także zewnętrzne moduły rozszerzające. Ograniczenia zasobów układu CPLD wymagają praktycznego zastosowania dekompozycji funkcjonalnej systemu. Jako przykłady aplikacji przedstawiono sterowanie diodami oraz wbudowanym wyświetlaczem siedmiosegmentowym.
EN
In this paper selected aspects of soft processor implementation in CPLD platform are presented. The processor considered here is PicoBlaze. The code of this model is available from Xilinx after registration. The hardware platform is CoolRunner-II CPLD Starter Kit. It is possible to extend simply the base configuration of the board with number of additional modules called Pmods (Fig. 1). The paper presents the main features of PicoBlaze from the teaching of embedded systems point of view. A few paragraphs show the organization of I/O ports and possibilities of their modifications (Fig. 2). Next the main flow of project files is shown (Fig. 3) including compilation and implementation processes. There are three applications used for compare purposes. The first one is the empty loop, the second one is "moving" LED and the third one is seven segment display control. The sample way of modifying selected project files in order to change available I/O ports is presented. Fig. 5 shows the RTL level schematic of the system running LED display control application with particular emphasis on I/O handling. The limitations of implementations as well as advantages of the proposed approach are shown. The main advantage for teaching embedded systems is necessity of common hardware and software design in case of adapting to the platform constraints.
17
Content available Implementacja kontrolera mikroprocesorowych układów transmisji równoległej w strukturach CPLD
Arnold K., Michalak S.
Pomiary Automatyka Kontrola
|
2012
|
R. 58, nr 7
635-637
PL
W pracy przedstawiono możliwości zwiększania liczby wejść i wyjść równoległych w systemach mikroprocesorowych z wykorzystaniem programowalnych układów peryferyjnych. Wskazano ograniczenia w zakresie rozszerzania portów równoległych i zaproponowano rozwiązanie problemu multi-liniowej komunikacji mikrokontrolerów z otoczeniem przez sterowanie zewnętrznych specjalizowanych układów peryferyjnych z poziomu kontrolera CPLD, odpowiedzialnego za dekodowanie adresów wejścia/wyjścia i przyjmowanie zgłoszeń przerwań.
EN
In this paper the possibility of increasing parallel inputs and outputs in microprocessor systems with a programmable peripheral interface (PPI) is presented. The requirements and restrictions associated with expanding parallel ports for microprocessors with internal bus and microprocessors with external access memory are described. The basic system with a central processor unit and parallel transmission device(s) is described (Fig. 1) and parallel interface modes for 82C55A PPI are shown (Figs. 2, 3). An example of multi-channel communication between a microcontroller and external units, with hardware CPLD controller and PPI devices, is given. The controller is responsible for input/output address decoding and interrupts receiving (Fig. 4). The external address/interrupt controller minimizes the time required by the microcomputer for interruption of the current program, servicing of the peripheral units, and resumption of the interrupted program. The basic requirements for programmable devices working as controllers in input/output parallel integrated subsystems are shown. The controller was implemented in one of XC9500XL family devices (Tab. 1). For each device from this family the I/Os are fully 5V (CMOS, TTL) tolerant even though the core power supply is 3.3 volts. In mixed (5V/3.3V/2.5V) systems a controller can work with low power supply microprocessors (Fig. 5). Use of this one programmable device gives us a chance for creating a flexible controller (Fig. 6) which can work with different kinds of 8-bit central units.
18
Content available Częstościomierz z układem CPLD i mikroprocesorem AVR
Michalak S.
Pomiary Automatyka Kontrola
|
2012
|
R. 58, nr 7
567-568
PL
W artykule przedstawiono układ częstościomierza, zrealizowanego w strukturze reprogramowalnej CPLD i 8-bitowym mikroprocesorze. Część zadań związana ze zliczaniem impulsów implementowana jest w układzie programowalnym (układy liczników, rejestrów, multipleksera), część zadań związana z obróbką danych i prezentacją wyniku, realizowana jest programowo w mikroprocesorze. Przedstawiono przykład zmiany koncepcji realizacji układów licznikowych, pozwalający na optymalne wykorzystanie zasobów obu układów.
EN
In this paper a simple frequency meter based on CPLD and 8-bit microprocessor is presented. This is an example, where typical functions were divided into hardware and software parts (so-called Software Hardware Co-Design Structure). The hardware part (counters, registers, multiplexer) was implemented inside a programmable device XC9572XL - Xilinx (Fig. 1), the software part was made with an 8-bit AVR ATmega88 microprocessor (Atmel). Cooperation of the CPLD device and microprocessor gives a very flexible structure (Fig. 2) which can be easily modified both in hardware and software. An example of modification inside CPLD is shown in Fig. 3. In this case the other structure of a counter and register is proposed. There is one 28-bit counter instead of a cascade of decimal counters and the necessary changes can be easily reprogrammed both inside the CPLD structure and in the program code for a microprocessor, without any changes in connections between these devices. The frequency meter can work from 1 Hz to 99 999 999 Hz and presents results on an LCD display. The measurement accuracy depends mainly on the quality of the clock signal STROBE. This signal - for counters and registers - comes from a microprocessor and can be from different sources such as eg. a microprocessor internal clock or an external temperature compensated crystal oscillator (TCXO). The measurement accuracy depends on a kind of a source. This frequency meter is programmed by students, as one of the laboratory exercises.
19
Content available Badanie właściwości oscylatora pierścieniowego w temperaturze 77 K
Michalak S.
Pomiary Automatyka Kontrola
|
2012
|
R. 58, nr 7
681-683
PL
W artykule przedstawiono wyniki eksperymentów, w których testowano działanie oscylatora pierścieniowego zaimplementowanego w układach reprogramowalnych. Analizowano właściwości opóźniające inwerterów zaprogramowanych w strukturze CPLD układów XC2C32 (Xilinx). W temperaturze otoczenia (300 K) i w temperaturze ciekłego azotu (77 K), badano zdolność do generacji drgań, stałość częstotliwości oscylatora (na podstawie pomiarów średniookresowych), wpływ zmian napięcia zasilania na częstotliwość oscylacji.
EN
In this paper the results of experiments with a ring oscillator implemented in programmable devices (XC2C32 Xilinx) are presented. The examined devices were immersed in a Dewar flask (Fig. 1) with liquid nitrogen. It was found out that the ring oscillator (composed of 11 gates) (Fig. 2) still worked properly in such low temperature. According to the theory of silicon semiconductors, the activity of carriers increases in low temperatures, so there was expected decrease in the propagation delay for every gate and increase in the oscillation frequency. The output frequency was measured and the average propagation time for inverters was calculated. The results at 77 K (temperature of liquid nitrogen) were compared with those at 300 K (room temperature) (Tab. 1). The output frequency characteristics versus the supply voltage for the examined devices were measured and drawn (Figs. 3 and 4). The quadric polynominal functions which fit these non-linear characteristics were proposed. The relative change of the oscillation frequency versus the supply voltage is shown in Fig. 5. The frequency sensitivity depends both on supply voltage and temperature. The relative sensitivity (normalized) in relation to the voltage at 300 K and 77 K is presented in Fig. 6. Based on the results from 24-hour measurements (86400 samples were collected) the frequency stability was determined. The average value and standard deviation value were calculated (Tab. 2) but first and foremost there was calculated and plotted the Allan deviation (Fig. 7).
20
Wykorzystanie układów programowalnych w generatorach ultradźwiękowych dla technologii zgrzewania
Kardyś W., Kogut P., Milewski A.
Elektronika : konstrukcje, technologie, zastosowania
|
2012
|
Vol. 53, nr 8
27-28
PL
W artykule zaprezentowano konstrukcję układu bezpośredniej cyfrowej syntezy sygnału (DDS) oraz możliwości jego zastosowania w połączeniu z układem programowalnym do generacji przebiegów sterujących kluczami mostka typu H w generatorach ultradźwiękowych. Przedstawiono ponadto koncepcję implementacji kompletnego układu DDS wraz z blokami generacji sygnałów prostokątnych w układzie programowalnym. Wykazano zalety takiego rozwiązania oraz przedstawiono wyniki praktycznej implementacji zaproponowanego układu.
EN
The article presents structure of direct digital synthesis device (DDS) and utilization of programmable logic device to form signal generator controlling switches in H bridge of ultrasonic generator. Concept of implementation of DDS device with square wave forming circuits in programmable logic has been presented. Results of practical implementation of such design along with its advantages have been shown.
first rewind previous Strona / 3 next fast forward last
JavaScript jest wyłączony w Twojej przeglądarce internetowej. Włącz go, a następnie odśwież stronę, aby móc w pełni z niej korzystać.