Wyniki wyszukiwania - BazTech

1

Embryonic Architecture with Built-in Self-test and GA Evolved Configuration Data

Malhotra Gayatri, Duraiswamy Punithavathi, Kishore J.K.

International Journal of Electronics and Telecommunications

|

2023

|

Vol. 69, No. 2

211--217

EN

The embryonic architecture, which draws inspiration from the biological process of ontogeny, has built-in mechanisms for self-repair. The entire genome is stored in the embryonic cells, allowing the data to be replicated in healthy cells in the event of a single cell failure in the embryonic fabric. A specially designed genetic algorithm (GA) is used to evolve the configuration information for embryonic cells. Any failed embryonic cell must be indicated via the proposed Built-in Selftest (BIST) the module of the embryonic fabric. This paper recommends an effective centralized BIST design for a novel embryonic fabric. Every embryonic cell is scanned by the proposed BIST in case the self-test mode is activated. The centralized BIST design uses less hardware than if it were integrated into each embryonic cell. To reduce the size of the data, the genome or configuration data of each embryonic cell is decoded using Cartesian Genetic Programming (CGP). The GA is tested for the 1-bit adder and 2-bit comparator circuits that are implemented in the embryonic cell. Fault detection is possible at every function of the cell due to the BIST module’s design. The CGP format can also offer gate-level fault detection. Customized GA and BIST are combined with the novel embryonic architecture. In the embryonic cell, self-repair is accomplished via data scrubbing for transient errors.

2

Metoda testowania i diagnostyki specjalizowanych urządzeń sterowania ruchem drogowym

Firląg K.

Autobusy : technika, eksploatacja, systemy transportowe

|

2017

|

R. 18, nr 12

869--872, CD

PL

Użycie układów programowalnych do realizacji specjalizowanych urządzeń sterowania ruchem drogowym wymaga specyficznego podejścia do modelowania i testowania tych urządzeń. Ważna rola tych urządzeń w systemie sterowania i duży wpływ na bezpieczeństwo ruchu, wymaga wykorzystania nowoczesnych metod testowania i diagnostyki. W artykule przedstawiona została metoda testowania i diagnostyki specjalizowanych sterowników ruchu drogowego. Omówiono rozwiązania umożliwiające wykrycie błędów i uszkodzeń realizacji urządzeń oraz uszkodzeń powstających podczas eksploatacji. Uszkodzenia te możliwe są do wykrycia jedynie podczas testowania fizycznego urządzenia lub jego prototypu. Przedstawiono metody realizacji wbudowanego testowania sterowników BIST. Zaproponowano architektury BIST zarówno dla testowania współbieżnego jak i prewencyjnego. Przeanalizowano wpływ różnych struktur BIST na parametry użytkowe sterowników.

EN

The use of programmable systems for realization of specialized road traffic control devices requires a specific approach to modelling and testing of the devices. A significant role of these devices within the traffic control system as well as an enormous impact on traffic safety demands application of modern methods of testing and diagnostics. The paper presents the method of testing and diagnostics of specialized road traffic controllers. Solutions have been discussed allowing for detection of errors and defects within device realization, and defects arising during exploitation. These defects are possible to be detected only during physical testing of the device or its prototype. Methods of realization of built-in self-test (BIST) have been presented. BIST architectures have been proposed both for concurrent as well as preventive testing. The influence of various BIST structures on operational parameters of controllers have been analysed.

3

Wbudowane samotestowanie specjalizowanych urządzeń sterowania ruchem drogowym

Firląg K.

Prace Naukowe Politechniki Warszawskiej. Transport

|

2016

|

z. 113

151--161

PL

Uszkodzenia i błędy powstające podczas eksploatacji urządzeń sterowania ruchem drogowym mogą powodować zagrożenie bezpieczeństwa w ruchu drogowym, stąd też testowanie i diagnostyka urządzeń sterowania ruchem drogowym jest ważnym zagadnieniem. W artykule przedstawiono metody realizacji wbudowanego samotestowania w specjalizowanych urządzeniach sterowania ruchem realizowanych w układach programowalnych. Szczegółowo przedstawiono architekturę BIST realizującą testowanie prewencyjne w stanie bezczynności urządzenia. Przedstawiono zastosowanie liniowych generatorów o sprzężeniu zwrotnym LFSR w generacji pseudolosowych wektorów testowych oraz tworzeniu sygnatur testowanego układu. Przeanalizowano wpływ różnych struktur BIST na parametry użytkowe sterowników.

EN

Defects and errors occurring during exploitation of road traffic control devices may effect endanger the road safety, hence, testing and diagnostics of road traffic control devices is an issue of crucial significance. The paper presents the methods of execution of built-in self-testing within specialized road traffic control devices realized within programmable systems. Architecture of built-in self-test (BIST) has been presented in detail which realizes preventive testing during device idle state. Application has been shown of linear generators characterized by LFSR feedback within generation of pseudorandomized test vectors as well as obtaining signatures from system testing. Influence of various BIST structures on performance characteristics of controllers has been analyzed.

4

Low power BIST

Puczko M.

Measurement Automation Monitoring

|

2015

|

Vol. 61, No. 7

323--326

EN

In the last years designers have mainly concentrated on low power consumption in mobile computing devices and cellular phones. In this paper, new solutions for reducing the switching activity of BIST environment for the scan-organized Built-In Self-Test (BIST) architectures is presented. The key idea behind this technique is based on the design of a new structure of LFSR to generate more than one pseudo random bit per one clock pulse. Theoretical calculations were hardware verified in two digital system design environments: WebPACK ISE by Xilinx and Quartus II by Altera. Power consumption measure tools were Xilinx XPower and Altera PowerPlay Power Analyzer Tool. The practical verification covers the power consumption of the Test Pattern Generator (TPG) as well as the complete BIST. The obtained results are over a dozen percent better compared to similar works.

5

TPG and SA with low power consumption

Puczko M.

Pomiary Automatyka Kontrola

|

2013

|

R. 59, nr 10

1040--1045

EN

In this paper new solutions for reducing a switching activity of BIST environment for the scan-organized BIST architectures are presented. Several approaches of low power BIST have been proposed. In [1], the author presents a test scheduling approach that takes into consideration the power consumption. For general BIST structure a new test pattern generator is proposed in [2]. There is a set of solutions to eliminate useless pseudo random patterns during the test mode [3-5]. The paper is organized as follows. In Section 2 the power consumption issue and weighted switching activity modeling are investigated. Section 3 presents switching activity of basic logic structures. In Section 4 a new technique is proposed. Section 5 shows the multi-input modulo 2 adder with low power consumption. In Section 6 modified structures of TPG and SA are presented. Section 7 shows two-pattern testing and Section 8 cryptographic key generation with low power consumption. Sections 9-11 include hardware verification of the presented solutions. Section 12 is the summary.

PL

Pobór mocy w systemach cyfrowych może znacząco wzrosnąć podczas procesu testowania. Niniejsza publikacja opisuje metodę, dzięki której może zostać zmniejszone zużycie energii w układach cyfrowych podczas testowania BIST (ang. Built-In Self-Testing). Niniejsze rozwiązanie zostało opracowane w oparciu o standardową strukturę rejestru przesuwającego z liniowym sprzężeniem zwrotnym LFSR(ang. Linear Feedback Shift Register). Weryfikacja sprzętowa pokazuje, iż pobór mocy został zmniejszony o około 50% w porównaniu ze strukturą klasyczną. Zaproponowane rozwiązanie zweryfikowano sprzętowo w generatorze testów TPG (ang. Test Pattern Generator), analizatorze sygnatur SA (ang. Signature Analyzer), generatorze par wektorów testowych oraz zmodyfikowanym generatorze Geffe’go. Zawartość artykułu jest następująca. W części 2. opisano podstawowe definicje związane z poborem mocy w BIST. W części 3. przedstawiono sposób obliczania aktywności przełączeń podstawowych struktur logicznych. W części 4. pokazano wpływ sposobu projektowania układu na jego aktywność przełączeń. Część 5. zawiera metodę projektowania wielowejściowego sumatora modulo 2 o minimalnej aktywności przełączeń. Zmniejszenie poboru mocy w generatorach testów i analizatorach sygnatur wykorzystywanych w BIST zostało zaprezentowane w części 6., natomiast obniżenie poboru mocy podczas testowania układów cyfrowych z wykorzystaniem par wektorów testowych w części 7. Część 8. to obniżenie poboru mocy podczas testowania układów cyfrowych z wykorzystaniem par wektorów testowych. Rozdziały 9–11 zawierają weryfikację sprzętową zaprezentowanych metod i algorytmów. Podsumowanie zawiera część 12.

6

Wykorzystanie testów symetrycznych w transparentnym testowaniu pamięci RAM

Mrozek I.

Logistyka

|

2012

|

nr 3

PL

Artykuł przedstawia strategię testowania pamięci wykorzystywaną w technice BIST opartą o symetryczne testy pamięci. Technika symetrycznych testów pamięci gwarantuje, iż proces testowania odbywa się w niezwykle efektywny i szybki sposób. Jej wykorzystanie pozwala zmniejszyć złożoność procesu testowania o około 30% w porównaniu ze standardową metodą testowania transparentnego opartą o sygnaturę odniesienia. Fakt ten ma niezwykle istotne znaczenie jeśli weźmie się pod uwagę bieżące i przyszłe rozmiary uzywanych pamięci.

EN

Computer systems play a significant role almost in each area of life. Therefore we have to ensure their correct working. One of the most important components of each computer system is its memory. So, it is very important to identify a memory fault as soon as it occurs. Memory fault can take place at any time. Therefore we have to test the memory while booting system and periodical when the computer system is in use. In the first case (sometimes in the second case too) we can use a non-transparent memory test, in second case we should use transparent memory test. In this paper we would like to present symmetric version of transparent memory tests which allow us to reduce about 30% the time of the process of memory testing in comparing with the standard non symmetric methods.

7

Inkrementacyjne sekwencje adresowe o niskim narzucie sprzętowym w dwuprzebiegowych testach krokowych

Mrozek I., Yarmolik S. V.

Elektronika : konstrukcje, technologie, zastosowania

|

2012

|

Vol. 53, nr 10

133-135

PL

Jednokrotna realizacja testu krokowego charakteryzuje się stałym i stosunkowo niskim pokryciem uszkodzeń szczególnie w odniesieniu do uszkodzeń uwarunkowanych zawartością. Jedną z technik umożliwiających zwiększenie pokrycia uszkodzeń jest technika wielokrotnego wykonania testu przy zmiennych warunkach początkowych. Kluczowymi warunkami początkowymi mającymi decydujący wpływ na pokrycie uszkodzeń w wieloprzebiegowych testach krokowych jest początowa zawartość pamięci i użyte sekwencje adresowe. W artykule rozważone są dwuprzebiegowe sesje testowe pamięci RAM wykorzystujące w swej istocie mechanizm zmiennych sekwencji adresowych. Literatura dziedziny jasno wskazuje, iż różne sekwencje adresowe mogą prowadzić do zróżnicowanej wydajności procesu testowania. Niezmiernie ważnym problemem jest zatem wybranie odpowiednich sekwencji adresowych uwzględniając przy tym nie tylko pokrycie uszkodzeń ale również koszt wygenerowania tych sekwencji. W publikacji skupiono się zatem na sekwencjach adresowych, których implementacja charakteryzuje się bardzo niskim narzutem sprzętowym. Dlatego przeanalizowano dwuprzebiegowe testy krokowe wykorzystujące inkrementacyjne sekwencje adresowe wygenerowane odpowiednio w oparciu o współczynnik q=1 i q=2.

EN

Conventional memory tests based on only one run have constant and low faults coverage especially for Pattern Sensitive Faults (PSF) To increase faults coverage the multiple run March test algorithms have been used. In a case of multiple memory test execution the consecutive memory address sequences and their relations or optimal set of backgrounds are very important to achieve high fault coverage. In the paper we will focus on short, effective and with low hardware overhead memory test procedures suitable especially for BIST systems Therefore we will analyze two run march tests with address decimation with index q=2, which seems to be easiest to implement as multiple run march test.

8

Testowanie transparentne z wykorzystaniem zespołu sygnatur

Mrozek I., Yarmolik V.

Logistyka

|

2011

|

nr 3

PL

Artykuł przedstawia zmodyfikowane podejście do transparentnego testowania pamięci opartego o testy krokowe. Podejście to umożliwia znaczne skrócenie czasu niezbędnego do wyliczenie sygnatury odniesienia. W proponowanej metodzie sprowadza się to do wykonania fazy odczytu o złożoności 1N. Dodatkowo metoda ta pozwala na łatwe określenie wartości sygnatury odniesienia charakterystycznej dla każdej fazy testu. Dzięki temu możliwa jest ocena poprawności działania pamięci nie tylko po zakończeniu całego procesu testowania (jak ma to miejsce w podejściu klasycznym), ale również po zakończeniu każdej jego fazy. Zmniejsza to w efekcie współczynnik maskowania uszkodzeń i prowadzi do zwiększenia ich pokrycia.

EN

In this paper the new concept of transparent RAM testing based on march tests has been proposed. This approach allows substantially reduce the time needed to calculate the faultfree signature. In the proposed concept complexity of this process is reduced to 1N. In addition, this method allows you to easily determine the value of the reference signatures of each phase of the transparent march test. It allows to compare the fault-free signature with real signature at the end of all march test phases. This reduces the effect of fault masking and leads to an increase of fault coverage.

9

Transparentne testowanie pamięci RAM oparte na charakterystyce adresowej

Mrozek I., Yarmolik V.

Elektronika : konstrukcje, technologie, zastosowania

|

2011

|

Vol. 52, nr 12

114-116

PL

Artykuł przedstawia strategię transparentnego testowania pamięci RAM opartą o charakterystykę adresową. Charakterystyka ta jest otrzymywana jako suma modulo 2 adresów wszystkich komórek pamięci, których zawartość jest równa 1. Charakterystyka ta może zostać wykorzystana jako sygnatura odniesienia w procesie testowania transparentnego. W artykule zostaną zaprezentowane podstawowe własności powyższego podejścia jak również zamieszczone zostaną wyniki otrzymane drogą symulacji potwierdzające wysoką wydajność tak realizowanych testów transparentnych.

EN

In this paper the new concept of transparent RAM Testing based on Self-Adjusting Output Data Compression (SAODC) have been proposed and developed. The presented technique is based on a memory characteristic derived as the modulo-2 sum of all addresses pointing to non-zero memory cells. This characteristic can be used as the RAM under test fault-free signature. The main properties of new transparent tests are investigated and experimentally validated.

10

Analysis of operation of ring LFSR used for testing of unidirectional interleaved interconnections

Gucwa K., Garbolino T., Hławiczka A.

Elektronika : konstrukcje, technologie, zastosowania

|

2011

|

Vol. 52, nr 12

50-53

EN

The paper presents analysis of operation of a specific ring LFSR register that can be used to test a network of n interleaved interconnections between modules of digital circuits. This register is a distinctive option of the already known BIST structure referred to as CSTP. When the test is carried out for unidirectional interconnections, the CSTP becomes a linear register and the lines under test make up feedback lines of that register. The same authors in previous studies dedicated to bus-type connections observed that the sequence of m states of the state diagram of the ring LFSR, where m>2n and n>16, is sufficient to detect a substantial number of static and delay faults for such buses. The present paper comprises the observation that any randomly selected state of the state diagram for the LFSR belongs, with a pretty high level of probability, exceeding 70%, to the cycle with the maximum length Cmax. It was also spotted that for n>16 more than 98,4% of all structures lead tcTsufficiently long cycles Cmax > 1000. The both observations confirmed usefulness of the new LFSRs for testing of unidirectional connections.

PL

W artykule przedstawiono analizę pracy specyficznego rejestru pierścieniowego R-LFSR, który może być użyty do testowania sieci n krzyżujących się połączeń pomiędzy blokami układu cyfrowego. Ze względu na charakter tych połączeń podobnych do litery X rejestr ten nazwano rejestrem XR-LFSR. Do sprawdzania jego skuteczności w identyfikacji i lokalizacji uszkodzeń użyto metody identyfikacji grafu. Założono, że sprawny rejestr XR-LFSR może być reprezentowany przez automat w postaci cyklicznego grafu G₀ a każde fizyczne uszkodzenie f przekształca G₀ w jakiś inny graf Gf≠G₀. We wcześniejszych pracach autorów, dotyczących magistralowych połączeń, udowodniono, że sekwencja stanów o długości m>2n dla n>16 wystarcza do wykrycia znaczącej liczby uszkodzeń statycznych i opóźnieniowych na takich magistralach. W niniejszej pracy zaobserwowano, że losowo wybrany stan w grafie pracy rejestru XR-LFSR z dużym prawdopodobieństwem - większym od 70% - należy do cyklu o największej długości Cmax >120 dla małych n, natomiast z prawdopodobieństwem około (1-2¹¹⁻ⁿ)100% czyli prawie 100% należy do cyklu długości Cmax >1000 dla dużych n>30. Ta ostatnia obserwacja potwierdza przydatność rejestrów XR-LFSR do testowania sieci jednokierunkowych skrzyżowanych i skośnych połączeń.

11

Transparentne testowanie pamięci RAM oparte na charakterystyce adresowej

Mrozek I., Yarmolik V.

Elektronika : konstrukcje, technologie, zastosowania

|

2010

|

Vol. 51, nr 9

161-163

PL

Artykuł przedstawia strategię transparentnego testowania pamięci RAM opartą o charakterystykę adresową. Charakterystyka ta jest otrzymywana jako suma modulo 2 adresów wszystkich komórek pamięci, których zawartość jest równa 1. Charakterystyka ta może zostać wykorzystana jako sygnatura odniesienia w procesie testowania transparentnego. W artykule zostaną zaprezentowane podstawowe własności powyższego podejścia jak również zamieszczone zostaną wyniki otrzymane drogą symulacji potwierdzające wysoką wydajność tak realizowanych testów transparentnych.

EN

In this paper the new concept of transparent RAM Testing based on Self-Adjusting Output Data Compression (SAODC) have been proposed and developed. The presented technique is based on a memory characteristic derived as the modulo-2 sum of all addresses pointing to non-zero memory cells. This characteristic can be used as the RAM under test fault-free signature. The main properties of new transparent tests are investigated and experimentally validated.

12

Testing of interconnections with use of reduced-size signature-based diagnostic dictionary

Garbolino T., Gucwa K., Hławiczka A.

Elektronika : konstrukcje, technologie, zastosowania

|

2010

|

Vol. 51, nr 11

15-18

EN

The paper presents a new method for size reduction of a signature-based diagnostic dictionary that is normally used for testing of static and delay faults in interconnections that are tested by means of an R-LFSR ring register. The newly developed method, similarly to the previous studies of the authors, assume that the n-bit bus under test is split into b fragments with their width of k bits each. Each fragment of the bus is tested with use of a separate 2k-bit R-LFSR. The test procedure consists of four phases during which odd and even registers operate alternately. Such an approach eliminates effect of mutual impact between states of neighbouring R-LFSRs in case of shorts between feedback lines of these registers. These possible interactions were a drawback of previous solutions as they limited the possibility to reduce size of the diagnostic dictionary. Owing to application of this new technique to full detection, localization and identification of all the considered faults that may occur on an n-bit bus, the new solution needs much smaller dictionary, where its size is determined by the multiplicity r of faults within each k-bit fragment, even if the bus width nťk.

PL

W artykule zaproponowano nową metodę redukcji rozmiaru syganturowego słownika diagnostycznego, który jest wykorzystywany do testowania uszkodzeń statycznych i opóźnieniowych w połączeniach testowanych przez rejestr pierścieniowy R-LFSR. Nowo opracowana metoda - podobnie jak w poprzednich pracach autorów - zakłada, że testowana magistrala n-bitowa zostaje podzielona na b jednakowych fragmentów o szerokości k bitów każdy. Każdy taki fragment magistrali jest testowany przez oddzielny rejestr R-LFSR złożony z 2k przerzutników D. Procedura testowa obejmuje cztery fazy, w czasie których rejestry parzyste i nieparzyste pracują naprzemiennie. Takie podejście eliminuje zjawisko wzajemnego wpływu na siebie sąsiednich rejestrów R-LFSR, które było wadą poprzednich rozwiązań ponieważ ograniczało możliwość zmniejszenia rozmiaru słownika diagnostycznego. Nowa technika umożliwia detekcję, lokalizację oraz identyfikację wszystkich zamodelowanych uszkodzeń, mogących wystąpić na n-bitowej magistrali, oraz wymaga słownika diagnostycznego o znacznie mniejszym rozmiarze. Rozmiar tego słownika jest określony wyłącznie przez krotność uszkodzeń rw każdym k-bitowym fragmencie magistrali, nawet gdy szerokość tej magistrali nťk.

13

Testowanie dynamicznych uszkodzeń typu przesłuchy w sieciach połączeń przy użyciu rejestrów pierścieniowych R-LFSR

Hławiczka A., Gucwa K., Garbolino T.

Pomiary Automatyka Kontrola

|

2009

|

R. 55, nr 8

572-574

PL

W pracy przedstawiono nową metodę wykrywania przesłuchów w połączeniach. Testowaniu poddaje się tylko te połączenia FPGA, które będą wykorzystywane przez docelową aplikację. Zaproponowana struktura testera wbudowanego (BIST) wykorzystuje rejestr pierścieniowy 3n R LFSR, który w swojej części odpowiedzialnej za generowanie par testowych ma podwojoną liczbę przerzutników. Do testowanej sieci n połączeń jest podłączony tylko co drugi przerzutnik. Taka struktura generuje wszystkie pary niezbędne do pobudzenia przesłuchów co jest niemożliwe w klasycznej strukturze R-LFSR. Eksperymenty potwierdziły skuteczność testera BIST w pobudzaniu określonych przesłuchów.

EN

A new method of detection of crosstalk faults is presented in the paper. An interconnect network employed by a target application is a sole subject of the test. The detection of crosstalk fault requires stimulation of the interconnect network under test (INUT) with two consecutive test patterns. The test patterns have to be applied to inputs of the INUT at a nominal clock frequency. So using the Built In Self Test (BIST) is a must. The proposed BIST structure is based on a ring register called 3n R LFSR (Fig.1). In contrast to a typical ring register, the 3n R LFSR contains a double number 2n of flip flops in its part that is responsible for two test pattern generation. The n lines of the INUT are fed from the outputs of every second flip flop of that part of the register. Such structure of the BIST is capable of generating all two test patterns that are required to stimulate crosstalk faults in the INUT, which is impossible in the case of a classical R LFSR. At the beginning of a test session the 3n-R-LFSR is seeded with a chosen value. After g clock cycles the final state (signature) is read. In more complex cases crosstalk can be observed only if a number k of lines being aggressors change their state simultaneously. The experiments proved that for k << n it is possible to find the initial seed being the beginning of a test sequence, that stimulate all required crosstalks. The length of the test sequence and simulation time ? necessary for finding initial seed is acceptable (Tab. 3).

14

Skuteczny generator testów dla przesłuchów w połączeniach

Rudnicki T., Garbolino T., Gucwa K., Hławiczka A.

Pomiary Automatyka Kontrola

|

2009

|

R. 55, nr 7

432-434

PL

W pracy zasygnalizowano konieczność testowania przesłuchów metodą test-per-clock przy pełnej szybkości zegara w sieciach długich połączeń między modułami w jednoukładowych systemach typu SoC. Do generacji testów zaproponowano rejestr LFSR (ang. Linear Feedback Shift Register) z wielomianem pierwotnym oraz z podwojoną liczbą przerzutników, w którym tylko co drugi przerzutnik jest podłączony do testowanej sieci połączeń. Przeprowadzono eksperymenty symulacyjne sprawdzające skuteczność ich wykorzystania do testowania przesłuchów objawiających się albo chwilowym zakłóceniem (szpilką) albo opóźnieniem zbocza.

EN

The paper is devoted to a test-per-clock method of an at-speed testing of crosstalk faults in long interconnects between cores in a System-on-a-Chip. A LFSR composed of 2n flip-flops and implementing primitive polynomial was used as a Test Pattern Generator (TPG) for an interconnect network comprised of n nets. In our approach every second output of the LFSR is connected to the Interconnect Network Under Test. Simulation-based experiments were carried out to verify effectiveness of vector sequences produced by the proposed TPG in detection of crosstalk faults provoked at victim net by simultaneous occurrence of rising (falling) edges 01(10) at k aggressor lines. Crosstalk faults causing occurrence of a positive (negative) glitch at a victim line having constant value 00(11) as well as ones that lead to delaying an edge with an opposite direction 10(01) at a victim line were taken into consideration. The experimental results show that for n ? {8,12,16,20,24,28,32} and k << n all above-mentioned crosstalk faults can be detected by a test sequence having an acceptable length.

15

Metody obniżania poboru mocy podczas testowania wewnątrzukładowego

Puczko M.

Pomiary Automatyka Kontrola

|

2009

|

R. 55, nr 8

672-674

PL

W referacie przedstawiono wyniki badań nad obniżeniem rozpraszanej mocy generatora pseudolosowych wektorów testowych i analizatora sygnatur, które są wykorzystywane podczas wbudowanego samotestowania urządzeń cyfrowych BIST (ang. Built-In Self-Testing). Zaproponowano nową strukturę układu, która pozwala obniżyć moc wydzielaną w trakcie przeprowadzania samotestowania. Główna idea opiera się na takiej modyfikacji elementów BIST, w której zamiast przerzutników -D wykorzystuje się przerzutniki -T.

EN

Nowadays during organizing built-in self testing the most spread and best known are scan design techniques based on the full or partly scanning path. The first testing vector is put into testing system by SP (Scanning Path) data. Shifting information takes place during clock pulses, and the number of shifts is equal to the number of flip-flops in SP. Then, one synchronization pulse is used to write system changes in adequate SP positions. Next, SP values are applied to the output of the circuits, and at the same time on the date input SP follow next testing vector. So, if the SP is built of k-elements, there are needed k+1 clock pulses to put one testing vector. This realization is non effective because of high power consumption. Firstly, in modern BIST systems there are used many D-flip flops (memory elements). Even when there are used many SPs, the number of positions in each SP can reach a few thousands. In this case to put a new testing vector it is necessary to use a few thousand of synchronization pulses. Simultaneously the high amount of energy is needed, because each new testing vector needs one synchronization pulse. Secondly, during shifting data in SP in a testing circuit there are empty switchings, which requires energy. So, to minimize the power consumption test-per-clock technique is used. In this paper the new idea of minimizing power dissipation in BIST with test-per-clock technique is presented. The main idea of the new solution is to stop putting synchronization pulses to flip-flops in which their state has not changed in the current synchronization pulses. It will allow eliminating not necessary switching activity in BIST and, what is more, it will allow to decrease power consumption and Weighted Switching Activity.

16

Software versus hardware testing of microprocessors

Sosnowski J., Gawkowski P.

Electronics and Telecommunications Quarterly

|

2009

|

Vol. 55, No 1

31-46

EN

The paper deals with the problem of developing built-in-self-test (BIST) in microprocessors. We outline classical approaches based on hardware implementations, show their drawbacks and present software implementations, which can increase test effectiveness. Combining these two approaches we describe possibilities of improving test observability using available on-chip mechanisms related to on-line testing and event monitoring. The presented considerations are completed with an original technique based on application driven testing.

17

Zmniejszanie poboru mocy w samotestujących układach cyfrowych

Puczko M., Murashko I., Yarmolik S. V.

Pomiary Automatyka Kontrola

|

2007

|

R. 53, nr 7

3-5

PL

W referacie przedstawiono wyniki badań nad obniżeniem rozpraszanej mocy generatora pseudolosowych wektorów testowych i analizatora sygnatur, które są wykorzystywane podczas wbudowanego samotestowa-nia urządzeń cyfrowych BIST (ang. Built-In Self-Testing). Zaproponowano nową strukturę układu, która pozwala obniżyć moc wydzielaną w trakcie przeprowadzania samotestowania. Podstawowa idea powyższego sposobu opiera się na takiej modyfikacji elementów BIST, w której zamiast przerzutników -D wykorzystuje się przerzutniki -T.

EN

The power dissipation calculation of pseudorandom Test Pattern Generator (TPG) and Signature Analyzer (SA) in BIST is presented in this paper. The new idea, presented in the paper of test generation in BIST (Built-In Self-Test) allows reducing power dissipation during testing of the digital circuit. The main idea of proposed design is using flip-flops of type T.

18

Wykorzystanie logiki rozmytej do diagnostyki uszkodzeń części analogowych w elektronicznych systemach wbudowanych

Czaja Z., Załęski D.

Pomiary Automatyka Kontrola

|

2007

|

R. 53, nr 9 bis

735--738

PL

W pracy przedstawiono nowe podejście zastosowania modelowania rozmytego do diagnostyki uszkodzeń części analogowej elektronicznych systemów wbudowanych mieszanych sygnałowo przy wykorzystaniu środków programowych i sprzętowych mikrokontrolera sterującego systemem. Zaprezentowano sposób tworzenia słownika uszkodzeń, najważniejsze parametry rozmytych modeli detekcji i lokalizacji uszkodzeń oraz opis działania programowego procesora logiki rozmytej.

EN

This paper presents employing the fuzzy modeling for faults diagnostic in analog parts of electronic mixed-signal embedded systems utilizing soft and hardware resources of microcontrollers that control these systems. The article introduces additionally the way of creating the fault dictionary, characterizes main parameters of fuzzy faults detection and localisation models and describes the manner of operating on the fuzzy soft decision processor.

19

Lokalizacja uszkodzeń w częściach analogowych wbudowanych systemów elektronicznych z uwzględnieniem tolerancji elementów

Czaja Z.

Pomiary Automatyka Kontrola

|

2007

|

R. 53, nr 9 bis

731--734

PL

W artykule przedstawiono nową metodę detekcji i lokalizacji uszkodzeń parametrycznych elementów pasywnych w częściach analogowych elektronicznych systemów wbudowanych sterowanych mikrokontrolerami. Metoda pozwala na detekcję i lokalizację uszkodzeń w układach z tolerancjami. W części pomiarowej metody badany układ pobudzany jest impulsem prostokątnym generowanym przez mikrokontroler, a jego odpowiedź jest próbkowana przez wewnętrzny przetwornik A/C mikrokontrolera. Następnie mikrokontroler wykonuje detekcję i lokalizację uszkodzeń opierając się na algorytmie bazującym na słowniku uszkodzeń, wygenerowanym na podstawie rodziny pasów lokalizacyjnych opisującej właściwości układu badanego.

EN

In the paper the new method of soft fault detection and localisation of passive elements in analog parts of electronic embedded systems controlled by microcontrollers is presented. The method enables to detect and to localize faults in circuits with tolerances. In the measurement part of the method the tested circuit is stimulated by a square impulse generated by the microcontroller, and its response is sampled by the internal ADC of the microcontroller. Next, the microcontroller realizes the fault detection and localisation according to the algorithm, which bases on the fault dictionary. The fault dictionary was generated from the family of localisation belts, which describes proprieties of the tested circuit.

20

Transparentne testowanie pamięci RAM wykorzystujące technikę testów symetrycznych

Mrozek I., Jarmolik W.

Elektronika : konstrukcje, technologie, zastosowania

|

2007

|

Vol. 48, nr 2

28-31

PL

Przedstawiono strategię testowania pamięci w technice BIST, wykorzystującą symetryczne testy pamięci. Technika symetrycznych testów pamięci gwarantuje, iż proces testowania odbywa się w niezwykle efektywny i szybki sposób. Jej wykorzystanie pozwala zmniejszyć złożoność procesu testowania o ok. 30% w porównaniu ze standardową metodą testowania transparentnego, opartą na sygnaturze odniesienia. Fakt ten ma niezwykle istotne znaczenie, jeśli weźmie się pod uwagę bieżące i przyszłe rozmiary używanych pamięci.

EN

Computer systems play a significant role almost in each area of life. Therefore we have to ensure their correct working. One of the most important components of each computer system is its memory. So, it is very important to identify a memory fault as soon as it occurs. Memory fault can take place at any time. Therefore we have to test the memory while booting system and periodical when the computer system is in use. In the first case (sometimes in the second case too) we can use a non-transparent memory test, in second case we should use transparent memory test. In this paper we would like to present symmetric version of transparent memory tests which allow us to reduce about 30% the time of the process of memory testing in comparing with the standard non symmetric methods.