Wyniki wyszukiwania - BazTech

Ograniczanie wyników

2 2011

Znaleziono wyników: 2

Liczba wyników na stronie

Wyniki wyszukiwania

Sortuj według:

Ogranicz wyniki do:

Wysokiej klasy odtwarzacz audio

Kasperek J., Półchłopek W., Rajda P., Waszczyszyn J.

Pomiary Automatyka Kontrola

2011

R. 57, nr 1

70-72

W pracy opisano zastosowanie układów programowalnych w audiofilskim, prototypowym odtwarzaczu muzyki. Rozwiązanie wykorzystuje zaawansowane układy audio, mikrokontroler, układ FPGA oraz karty pamięci flash jako nośnik przekazu dla dostarczania najwyższej jakości dźwięku w formacie cyfrowym bez kompresji. Dzięki wbudowanemu w układ FPGA kontrolerowi hosta karty Secure Digital, urządzenie wykorzystuje szybki transfer danych z karty i umożliwia słuchanie muzyki stereo z częstotliwościami próbkowania do 192 kHz przy 24-bitowej precyzji.

The paper describes the FPGA application to the high fidelity audio-phile music player prototype. The solution uses the Secure Digital flash memory card as a media carrier and advanced audio circuits to deliver the top quality audio output from the digital uncompressed music format. The dedicated SD card host controller built in FPGA Xilinx Spartan 3 device supports the high speed SD transfer mode and allows listening to the stereo music at sampling frequencies up to 192kHz with 24-bit precision. The block diagram of the SD card host controller and its operation, including implemented SD card commands, is presented in more details. There is also a detailed description of the whole audio player architecture, from the main microcontroller, through user interfaces (LED dot matrix display module, IRed and BT interfaces, keyboard), the analogue audio stage with vacuum tubes and other dedicated devices to the sophisticated, multivoltage power supply. The player features the high definition analogue output as well as standard AES3 and S/PDIF digital outputs. The appropriate standard file system for the uncompressed music stored on the SD card and additional multimedia content is also proposed.

Układ kompresji z dopasowaną transformacją falkową podwójnej gęstości dla detektora cząstek

Półchłopek W., Rumian M.

Pomiary Automatyka Kontrola

2011

R. 57, nr 1

67-69

Artykuł prezentuje projekt nowego procesora Podwójnej Gęstości Dyskretnej Transformacji Falkowej (ang. DDWT) z użyciem filtru dopasowanego i ekstrakcją ROI (ang. ROI - region of interest). Układ zbudowano w celu detekcji cząstek elementarnych w eksperymencie ICARUS (ang. Imaging Cosmic And Rare Underground Signals). Układ wyszukujący ROI zaprojektowany jest w oparciu o analizę szumową i filtrację dopasowaną Wienera oraz DDWT, w celu efektywnej implementacji. Dla poprawienia jakości detekcji wykorzystuje również filtry niedopasowane będące sąsiednimi poziomami DDWT. Zaimplementowano w pełni 32-kanałowy (o przepływności 160MBps) procesor w tanim układzie FPGA dzięki zaletom szybkiej, stałoprzecinkowej transformacji falkowej (FIAWT) [9].

A new multirate DDWT (Double Density Wavelet Transform) matched filter ROI (region of interest) processor for the ICARUS (Imaging Cosmic And Rare Underground Signals) particle detector [1] has been designed. The ROI extraction engine is based on matched and unmatched Wiener filtering using coupled DWT and DDWT processing. High throughput image-like ICARUS detector data (160MBps data rate per crate) is able to be compressed 600 times using multi-stage compression with ROI extraction. The 32-channel (160MBps data rate) processor has been fully implemented in a low cost FPGA device thanks to Fast Integer Arithmetic Wavelet Transform (FIAWT) [9] algorithm implementation. The paper presents analysis of the ICARUS detector signal and noise using Wiener optimal filtering (Sections 1 and 2) [5, 10]. The main part of the paper deals with a new concept of detection scheme using the Wiener matched filter in multirate DDWT implementation instead of useless in the real-time CWT detection [4] (Sections 3 and 4). The ROI compression results and false detection ratio are given in Table 1 and Section 5. FPGA implementation summary of the ROI extraction engine (Section 6), the block diagram of the ROI processor (Fig. 4) and conclusions (Section 7) are also included.