Wyniki wyszukiwania - BazTech

Ograniczanie wyników

Znaleziono wyników: 2

Liczba wyników na stronie

Wyniki wyszukiwania

Sortuj według:

Ogranicz wyniki do:

Synteza wysokiego poziomu dla układów FPGA z wykorzystaniem metody partycjonowania grafów

Cieszewski R., Późniak K., Romaniuk R.

Przegląd Telekomunikacyjny + Wiadomości Telekomunikacyjne

2018

nr 4

80--85

Układy FPGA mogą osiągnąć znacznie większą wydajność obliczeniową niż rozwiązanie programowe, wykorzystując większy poziom równoległości, w szczególności dla algorytmów drobnoziarnistych (fine grain). Osiągane jest to przez rekonfigurowalną wewnętrzną sieć połączeń układu FPGA oraz dużą liczbę specjalizowanych bloków sprzętowych. Tworzenie równoległych programów realizowanych w FPGA wprost w języku HDL jest trudne i czasochłonne. Rozwój technologii FPGA w ostatnich dziesięcioleciach i obserwowany stały wzrost wymagań dla ich zastosowań stały się przyczynkiem do rozwoju narzędzi opisu funkcjonalnego z wykorzystaniem wyższych poziomów abstrakcji. Korzystanie z wyższego poziomu abstrakcji opisu oraz kompilatora wysokiego poziomu mogą ten czas znacznie zmniejszyć. Typowe kompilatory tego rodzaju interpretują algorytmiczny opis funkcjonalny w języku wysokiego poziomu (HLL) i tłumaczą go na język opisu sprzętu (HDL). W artykule przedstawiono alternatywne, autorskie rozwiązanie kompilatora syntezy wysokiego poziomu (HLS) zrealizowane w języku Python. Kompilator, na podstawie funkcjonalnego opisu wysokiego poziomu w języku Pyton, generuje konfigurację, umożliwiającą utworzenie w trakcie procesu syntezy zadanej struktury w układzie FPGA. W artykule opisano metody projektowania, narzędzia oraz implementację opracowanego kompilatora Python-VHDL wraz z przykładami jego użycia.

FPGAs can achieve significantly greater computational efficiency than a software solution using a higher level of parallelism, especially for fine grain algorithms. This is achieved through a reconfigurable internal network of FPGA connections and a large number of specialized hardware blocks. The creation process of parallel programs implemented in FPGA in pure HDL language is difficult and time-consuming. The development of FPGA technology in recent decades and the observed constant increase in requirements for their applications have become a contribution to the development of functional description tools using higher levels of abstraction. Using a higher level of description abstraction and high level compiler this time can be significantly reduced. Typical compilers of this kind interpret the algorithmic functional description in a high-level language (HLL) and translate it into the language of hardware description (HDL). The article presents an alternative, proprietary solution of a high-level synthesis compiler (HLS) implemented in Python. The compiler, based on Python's high-level functional description, generates a configuration that allows the creation of a given structure in the FPGA system during the synthesis process. The article describes the design methods, tools and implementation of the developed Python-VHDL compiler with examples of its use.

Synteza Wysokiego Poziomu z wykorzystaniem języka Python

Cieszewski R., Poźniak K.

Elektronika : konstrukcje, technologie, zastosowania

2017

Vol. 58, nr 8

31--35

W artykule omówiono autorski kompilator syntezy wysokiego poziomu. Rozwój technologii FPGA i rosnąca złożoność zastosowań w ostatnich dziesięcioleciach zmusiły twórców kompilatorów do przejścia na wyższy poziom abstrakcji. Kompilatory interpretują algorytmiczny opis żądanego zachowania zapisanego w języku wysokiego poziomu (HLL) i tłumaczą go na język opisu sprzętu (HDL). W artykule przedstawiono kompilator syntezy wysokiego poziomu (HLS) oparty na języku Python. Kompilator pobiera parametry konfiguracji i mapuje program Python do kodu VHDL umożliwiającego konfigurację układu FPGA po procesie syntezy. Układy FPGA mogą osiągnąć znacznie większą wydajność niż rozwiązanie programowe wykorzystując większy poziom równoległości, w szczególności dla algorytmów drobnoziarnistych (ang. fine grain). Osiągane jest to poprzez rekonfigurowalną wewnętrzną sieć połączeń FPGA oraz dostępne bloki sprzętowe. Tworzenie równoległych programów realizowanych w FPGA wprost w języku HDL jest trudne i czasochłonne. Korzystanie z wyższego poziomu abstrakcji opisu oraz kompilatora wysokiego poziomu mogą czas ten znacząco zmniejszyć. W artykule opisano metody projektowania, narzędzia oraz implementację opracowanego kompilatora Python-VHDL .

This paper presents High-Level Synthesis compiler. The development of FPGA technology and the increasing complexity of applications in recent decades have forced compilers to move to higher abstraction levels. Compilers interprets an algorithmic description of a desired behavior written in High-Level Languages (HLLs) and translate it to Hardware Description Languages (HDLs). This paper presents a Python based High-Level synthesis (HLS) compiler. The compiler get the configuration parameters and map RPython program to VHDL code. Then, VHDL code can be used to program FPGA chips. FPGAs have the potential to achieve far greater performance than software exploiting a greater level of parallelism especially for fine grain algorithms. This can be achieved by reconfigurable internal FPGA connections and hardware primitives. Creating parallel programs implemented in FPGAs in pure HDL is difficult and time consuming. Using higher level of abstraction and High-Level Synthesis compiler implementation time can be reduced. This article describes design methodologies and tools, implementation of created VHDL backend for Python compiler.