Wyniki wyszukiwania - BazTech

Ograniczanie wyników

Znaleziono wyników: 2

Liczba wyników na stronie

Wyniki wyszukiwania

Sortuj według:

Ogranicz wyniki do:

Asynchroniczna wymiana danych w układzie GALS ukierunkowana na minimalizację poboru mocy

Modrzyk D., Kania D.

Przegląd Elektrotechniczny

2014

R. 90, nr 2

132--137

W artykule przedstawiono nowatorską metodę asynchronicznej wymiany danych pomiędzy modułami lokalnie synchronicznymi w systemie GALS. Metoda ukierunkowana jest na minimalizację poboru mocy w złożonych układach kompresji sygnału obrazu oraz sygnału wizyjnego. Rozwiązanie polega na implementacji modułów nadrzędnych dla poszczególnych bloków kodera, które wyposażone są w interfejsy asynchroniczne umożliwiające blokowanie lokalnego sygnału zegarowego. W artykule zaprezentowano wyniki eksperymentalne otrzymane po zastosowaniu przedstawionej metody w układzie kodera Motion JPEG2000.

In the paper there is presented a novel method of asynchronous data exchange between locally synchronous blocks of a GALS system. The method is oriented toward the minimization of power consumption within complex image or video compression designs. The solution is based on implementation of the asynchronous modules for individual functional blocks of the encoder, which are equipped with asynchronous interfaces and enable gating of a local clock signal. In the article there are presented experimental results obtained after adopting the method in the Motion JPEG2000 encoder design.

Ograniczenie mocy dynamicznej w architekturze sprzętowego kodera standardu JPEG2000

Modrzyk D.

Pomiary Automatyka Kontrola

2010

R. 56, nr 7

793-795

W artykule przedstawiono ideę redukcji poboru mocy dynamicznej w złożonym układzie multimedialnym, jakim jest koder standardu JPEG2000. Idea ta opiera się na sterowaniu włączaniem i wyłączaniem sygnałów zegarowych dla odpowiednich bloków przetwarzających, za pomocą specjalizowanego modułu kontrolera mocy. Wykonane symulacje oraz analizy poboru mocy wskazują, że zastosowana metoda prowadzi do znacznej redukcji mocy dynamicznej, w porównaniu do oryginalnej architektury kodera.

In this paper an idea of dynamic power reduction in a complex, hardware encoder of JPEG2000 standard is presented. The algorithm is based on clock gating technique. Due to sequential data flow in the encoder architecture, there are introduced clock signals, active only during computations in particular processing blocks. Switching the clock signals is performed by a specialised power manager module, instantiated at the chip level of the presented encoder. Clock signals are produced in the combinational logic, using flags from processing units that inform about compression phases in the encoder. Technology dependent clock buffers are used to eliminate "glitch" effect, during switching the clock signals. Power consumption in both, optimised and original, IP cores is measured using Xilinx XPower Analyzer 10.1, when taking into account switching activity obtained from gate level simulations of the design. The experimental results show that the proposed method leads to significant decrease in the dynamic power compared to the original encoder architecture. The described technique can be implemented in both FPGA and ASIC circuits.