Wyniki wyszukiwania - BazTech

Ograniczanie wyników

Znaleziono wyników: 2

Liczba wyników na stronie

Wyniki wyszukiwania

Sortuj według:

Ogranicz wyniki do:

A 65 nm CMOS Resistorless Current Reference Source with Low Sensitivity to PVT Variations

Łukaszewicz M., Borejko T., Pleskacz W. A.

International Journal of Microelectronics and Computer Science

2012

Vol. 3, nr 4

119-124

This paper describes a resistorless current reference source, e.g. for fast communication interfaces. Addition of currents with opposite temperature coefficient (PTC and NTC) and body effect have been used to temperature compensation. Cascode structures have been used to improve the power supply rejection ratio. The reference current source has been designed in a GLOBALFOUNDRIES 65 nm technology. The presented circuit achieves 59 ppm/°C temperature coefficient over range of -40°C to 125°C. Reference current susceptibility to process parameters variation is ± 2.88%. The power supply rejection ratio without any filtering capacitor at 100 Hz and 10 MHz is lower than -142 dB and -131 dB, respectively.

Charakteryzacja komórek standardowych CMOS dla generacji wektorów testowych

Pleskacz W. A., Wielgus A., Kasprowicz D., Borejko T., Kuźmicz W.

Elektronika : konstrukcje, technologie, zastosowania

2008

Vol. 49, nr 9

102-111

W artykule przedstawiono metodę generacji testów wykrywających uszkodzenia układów cyfrowych CMOS spowodowane zwarciami ścieżek. Zadanie to wymaga analizy topografii układu przy znajomości statystyki wielkości defektów powodujących zwarcia. W rezultacie każdemu wektorowi wejściowemu zostaje przypisane prawdopodobieństwo wykrycia przez niego uszkodzenia układu. Zaprezentowano efekty charakteryzacji bibliotek komórek standardowych (kombinacyjnych i sekwencyjnych) AMS CMOS 0,8 i 0,35 μm do testowania napięciowego i prądowego (/DDQ). Wyniki charakteryzacji pojedynczych komórek mogą być następnie wykorzystane przez hierarchiczne algorytmy do generacji testów dla układu zsyntezowanego z użyciem tych komórek.

The paper presents a method of generating test patterns detecting bridging faults in CMOS digital circuits caused by spot defects. The method makes use of the circuit's physical layout as well as spot-defect size distribution. As a result, each input pattern is assigned a probability of detecting a fault. Results of characterization of two standard-cell libraries AMS CMOS 0.8 and 0.35 μm are presented. All the cells, combinational and sequential, have been characterized both for voltage-based and for /DDQ testing. The results may subsequently be used by hierarchical algorithms for test generation of complex circuits synthesized with those cells.