PL
 |
EN
Preferencje help
Polish version English version Język
Widoczny [Schowaj] Abstrakt
Liczba wyników

Znaleziono wyników: 43

Liczba wyników na stronie
first rewind previous Strona / 3 next fast forward last
Wyniki wyszukiwania
help Sortuj według:

help Ogranicz wyniki do:
first rewind previous Strona / 3 next fast forward last
1
Content available Wykrywanie prostych w obrazie cyfrowym z wykorzystaniem transformacji Hougha
Kowalski P., Smyk R.
Zeszyty Naukowe Wydziału Elektrotechniki i Automatyki Politechniki Gdańskiej
|
2018
|
Nr 61
45--48
PL
Artykuł prezentuje eksperymentalną analizę wpływu szumu o założonym poziomie na skuteczność wykrywania prostych w obrazie przy użyciu algorytmu Hougha. Analizę przeprowadzono przy użyciu opracowanej aplikacji obejmującej realizację procedury generacji szumu oraz algorytmu automatycznie wyznaczającego liczbę pikseli w funkcji jasności w przestrzeni Hougha. Zbadano wpływ poziomu szumu na różnicę w liczbach pikseli tworzących prostą wejściową, a prostą tworzoną przez współliniowe piksele szumu.
EN
The paper experimentally analyzed the impact of noise level on the efficiency of straight lines detection using the Hough algorithm. The analysis was carried out in the own application containing the noise generation procedure and the algorithm that automatically determines the number of pixels as a function of brightness in Hough space. The impact of noise level on the difference in the number of pixels of input straight lines, and lines generated from noise was analyzed.
2
Content available Implementacja w FPGA algorytmu detekcji krawędzi obrazu w czasie rzeczywistym
Kowalski P., Smyk R.
Zeszyty Naukowe Wydziału Elektrotechniki i Automatyki Politechniki Gdańskiej
|
2018
|
Nr 61
49--52
PL
W artykule przedstawiono projekt architektury oraz implementację układową toru przetwarzania wstępnego obrazu z modułem detekcji krawędzi. Układ został zaimplementowany w FPGA Intel Cyclone. Zrealizowany moduł wykorzystuje pięć wybranych algorytmów wykrywania krawędzi, w tym Robertsa, Sobela i Prewitt.
EN
The paper presents FPGA implementation details of the hardware image processing block with the edge detection module. In the implemented video processing module we use five selected edge detection algorithms, including Roberts, Sobel and Prewitt. The structure was synthesized and packed using hardware design platform built around the Intel Cyclone V FPGA. The number of logic elements used in each implementation was compared. We also estimated the execution time and maximum possible frame rate in VGA (640x480) and FullHD (1920x1080) video stream.
3
Content available remote Implementation of multi-operand addition in FPGA using high-level synthesis
Smyk R., Czyżak M.
Przegląd Elektrotechniczny
|
2018
|
R. 94, nr 2
170--173
EN
The paper presents the results of high-level synthesis (HLS) of multi-operand adders in FPGA using the Vivado Xilinx environment. The aim was to estimate the hardware amount and latency of adders described in C-code. The main task of the presented experiments was to compare the implementations of the carry-save adder (CSA) type multi-operand adders obtained as the effect of the HLS synthesis and those based on the basic component being 4-operand adder with fast carry-chain available in FPGA’s implemented in Verilog. However, the HLS synthesis is simplifies the design and prototyping process but the received results indicate that the circuit obtained as the result of such synthesis requires twice more resources and is slower than its counterpart design using Verilog.
PL
W pracy zaprezentowano rezultaty syntezy wysokopoziomowej sumatorów wielo-operandowych w środowisku Vivado Xilinx. Celem pracy była ocena złożoności sprzętowej i opóźnienia sumatorów uzyskanych poprzez opis w języku C. Głównym zadaniem przeprowadzonych eksperymentów było porównanie implementacji sumatorów zachowujących przeniesienie otrzymanych w wyniku syntezy wysokopoziomowej i tych implementowanych w języku Verilog wykorzystujących łańcuch szybkich przeniesień w FPGA. Uzyskane rezultaty wskazują, że wprawdzie synteza wysokopoziomowa układów jest znacznie prostsza i pozwala na szybsze uzyskanie implementacji, jednak otrzymuje się struktury wymagające dwukrotnie większych zasobów sprzętowych niż to ma miejsce w przypadku użycia języka Verilog.
4
Content available System zdalnego monitorowania wnętrza pojazdu na urządzenia mobilne z systemem Android
Buriak J., Liwak C., Smyk R., Czyżak M.
Poznan University of Technology Academic Journals. Electrical Engineering
|
2018
|
No. 95
277--286
PL
W pracy przedstawiono projekt i implementację autorskiego systemu do zdalnego nadzorowania wnętrza pojazdu. Zadaniem systemu jest umożliwienie zdalnego podglądu wnętrza pojazdu na żądanie użytkownika, jak też informowanie użytkownika o sytuacjach nadzwyczajnych. Opisano montaż systemu w pojeździe oraz jego instalację i konfigurację jak również aplikację na urządzenie mobilne z systemem Android wraz z wynikami testowania aplikacji. Zaprezentowano także przegląd systemów monitorowania wnętrza pojazdów obejmujący zarówno zaawansowane systemy monitorowania pojazdu używane przez firmy transportowe jak i proste aplikacje na telefony z systemem Android. Opisano ponadto istotne parametry kamer internetowych IP oraz metody transmisji obrazu i dźwięku w sieciach komputerowych i odpowiednie protokoły sieciowe.
EN
The work presents the design and implementation of a proprietary system for remote monitoring of the vehicle interior. The task of the system is to enable remote surveillance of the vehicle interior at the user's request, as well as informing the user about emergency situations. The paper describes the system design, its installation in the vehicle, configuration and software used to control the system. Moreover, an overview of vehicle interior monitoring systems is provided, including advanced vehicle monitoring systems used by transport companies as well as simple applications for Android phones. Also methods of image and sound transmission in computer networks and relevant network protocols are considered along with the parameters of IP cameras. Finally the results of the system testing are presented.
5
Content available Rozpoznawanie oraz lokalizacja w obrazie przewodów linii wysokiego napięcia
Kowalski P., Smyk R.
Poznan University of Technology Academic Journals. Electrical Engineering
|
2018
|
No. 96
255--266
PL
W pracy przedstawiono opracowany algorytm rozpoznawania oraz lokalizacji przewodów linii wysokiego napięcia na podstawie obrazu horyzontalnego. Procedura detekcji przewodu została podzielona na trzy etapy. Pierwszy etap zawiera algorytm wykrywania krawędzi wykazujący największą czułość na krawędzie poziome, a jednocześnie brak czułości na krawędzie pionowe. Efektem jest znaczna redukcja liczby wykrytych krawędzi w porównaniu do algorytmów wykrywających krawędzie we wszystkich kierunkach ze stałą czułością. Drugi etap polega na filtracji wykrytych krawędzi oraz klasyfikacji punktów do dalszej analizy. Na podstawie lokalnych różnic między sąsiadującymi pikselami wstępnie odrzucane są miejsca zawierające przypuszczalnie szum lub tło. Finalna klasyfikacja punktów reprezentujących przewód dokonywana jest z wykorzystaniem algorytmu znajdującego najdłuższą ścieżkę. Ostatni, trzeci etap polega na lokalizacji przewodu poprzez aproksymację jego kształtu na podstawie sklasyfikowanych punktów. Kontur wykrytego przewodu uzupełniany jest zbiorem pikseli reprezentującym przerwane ścieżki, zwiększając w ten sposób dokładność finalnej aproksymacji. Procedurę wykrywania przewodu zrealizowaną przy użyciu poszczególnych algorytmów przetestowano dla zdjęć rzeczywistych przewodów elektrycznych i stwierdzono jej pełną skuteczność.
EN
The paper presents the algorithm for recognizing and locating high voltage power lines with the use of horizontal images. The algorithm has the highest sensitivity to horizontal edges and at the same time is insensitive to vertical edges. The first stage includes an edge detection algorithm. The second stage involves filtering of detected edges and classifying the points for further analysis. Using gradient method, the regions containing noise or background are discarded. The final classification of pixels representing the line is made using the longest path detection algorithm. In the third stage a shape of the wire is approximated based on the set of selected points. Then the contour of the detected wire is constructed with a set of pixels representing interrupted paths, thus increasing the accuracy of the final approximation.
6
Content available RNS/TCS converter design using high-level synthesis in FPGA
Smyk R., Czyżak M.
Zeszyty Naukowe Wydziału Elektrotechniki i Automatyki Politechniki Gdańskiej
|
2017
|
Nr 57
121--126
EN
An experimental high-level synthesis (HLS) of the residue number system (RNS) to two’s-complement system (TCS) converter in the Vivado Xilinx FPGA environment is shown. The assumed approach makes use of the Chinese Remainder Theorem I (CRT I). The HLS simplifies and accelerates the design and implementation process, moreover the HLS synthesized architecture requires less hardware by about 20% but the operational frequency is smaller by 30% than that for the VHDL designed converter.
PL
W pracy przedstawiono eksperymentalną wysokopoziomową syntezę w FPGA konwertera L systemu resztowego do systemu reprezentacji z uzupełnieniem do 2 (U2). W zastosowanym podejściu wykorzystano algorytm konwersji na bazie chińskiego twierdzenia o resztach (CRT 1), Zauważono, że synteza wysokopoziomowa ułatwia proces projektowania oraz zauważalnie skraca czas testowania układu. Zaprojektowana architektura konwertera przy wykorzystaniu syntezy wysokopoziomowej pochłania o około 20% zasobów układu FPGA mniej niż dla konwertera zaprojektowanego przy użyciu języka VHDL, jednak maksymalna częstotliwość pracy jest niższa o około 30%.
7
Content available High level synthesis in FPGA of TCS/RNS converter
Smyk R., Czyżak M.
Poznan University of Technology Academic Journals. Electrical Engineering
|
2017
|
No. 91
143--154
EN
The work presents the design process of the TCS/RNS (two's complement–to– residue) converter in Xilinx FPGA with the use of HLS approach. This new approach allows for the design of dedicated FPGA circuits using high level languages such as C++ language. Such approach replaces, to some extent, much more tedious design with VHDL or Verilog and facilitates the design process. The algorithm realized by the given hardware circuit is represented as the program in C++. The performed design experiments had to show whether the obtained structures of TCS/RNS converter are acceptable with respect to speed and hardware complexity. The other aim of the work was to examine whether it is enough to write the program in C++ with the use of basic arithmetic operators or bit–level description is necessary. Finally, we present the discussion of results of the TCS/RNS converter design in Xilinx Vivado HLS environment.
8
Content available Bezdotykowy pomiar temperatury z wykorzystaniem matrycy IR z kompensacją błędu bazując na wyznaczaniu odległości od obiektu
Kowalski P., Smyk R.
Poznan University of Technology Academic Journals. Electrical Engineering
|
2017
|
No. 92
321--332
PL
Artykuł przedstawia metody doboru parametrów algorytmu kompensacji błędu pomiaru temperatury przy użyciu czujnika termowizyjnego. W pracy przedstawiono analizę parametrów fizycznych obiektu oraz ich wpływ na dobór sensora do bezdotykowego pomiaru temperatury. Zaprezentowano również koncepcję urządzenia wyposażonego w termowizyjny czujnik matrycowy do autonomicznego pomiaru temperatury obiektu z automatyczną kompensacją błędu na podstawie odległości. Wykrycie obiektu oraz pomiar odległości czujnika temperatury od obiektu dokonywany jest poprzez analizę stereoskopowego obrazu z dwóch kamer.
EN
The paper presents algorithm for compensation of temperature measurement error in contactless measurement method using IR sensor. An analysis of the physical parameters of the object for non-contact temperature measurement and its impact on the selection of sensors has been introduced. A concept of autonomic device for temperature measurement with automatic error compensation based on distance has been presented. Object detection procedure and measurement of the distance between object and device is realized through analysis of stereoscopic image from two cameras.
9
Content available Improved magnitude estimation of complex numbers using alpha max and beta min algorithm
Smyk R., Czyżak M.
Zeszyty Naukowe Wydziału Elektrotechniki i Automatyki Politechniki Gdańskiej
|
2016
|
Nr 51
167--171
EN
The paper presents an improved algorithm for calculating the magnitude of complex numbers. This problem, which is a special case of square rooting, occurs for example, in FFT processors and complex FIR filters. The proposed method of magnitude calculation makes use of the modified alpha max and beta min algorithm. The improved version of the algorithm allows to control the maximum magnitude approximation error by using an adequate number of approximation regions. In this way it is possible to reduce the maximum error to 3.95% for one region, and 0.24% and 0.06% for four and eight regions, respectively. This algorithm in its basic form requires only two multiplications by a constant and one addition which are preceded by the choice of greater of two arguments with respect to their absolute values. The improved version requires one general division to determine the proper approximation region. The algorithm implementation issues are considered in the accompanying paper.
PL
W artykule przedstawiono ulepszony algorytm aproksymacji modułu liczby zespolonej. Wyznaczanie modułu liczby zespolonej wymagane jest przykładowo przy realizacji FFT i filtracji cyfrowej sygnałów zespolonych. Jest to specjalny przypadek obliczania pierwisatka kwadratowego. Wersja ulepszona algorytmu umożliwia pełną kontrolę maksymalnego błędu wyznaczania modułu liczby zespolonej. Możliwe jest to dzięki wyprowadzeniu ogólnej postaci algorytmu dla dowolnej liczby regionów aproksymacji. Umożliwia to redukcję wspomnianego błędu aproksymacji z 3,95% dla jednego regionu, do przykładowo 0,24% dla czterech regionów i 0,06% dla ośmiu regionów aproksymacji. Proponowana metoda bazuje na zmodyfikowanej wersji algorytmu alpha max beta min. Algorytm ten wymaga najpierw porównania wartości bezwzględnych części rzeczywistej i części urojonej liczby zespolonej w celu wyznaczenia większej z nich. Następnie algorytm w wersji podstawowej z jednym regionem aproksymacji konieczne jest wykonanie tylko dwóch mnożeń przez stałą oraz jednego sumowania. W wersji ulepszonej wykonywane jest dodatkowe dzielenie celem wyznaczenia odpowiedniego regionu aproksymacji. Zastosowano tu beziteracyjny algorytm dzielenia. Szczegółowe zagadnienia związane z implementacją układową ulepszonej wersji algorytmu zostały przedstawione w artykule towarzyszącym.
10
Content available Implementation of magnitude calculation of complex numbers using improved alpha max plus beta min algorithm
Smyk R., Czyżak M.
Zeszyty Naukowe Wydziału Elektrotechniki i Automatyki Politechniki Gdańskiej
|
2016
|
Nr 51
173--179
EN
The paper presents the hardware implementation of the improved alpha max plus beta min algorithm for calculating the magnitude of complex numbers. This version of the algorithm requires the general division which is performed using a noniterative multiplicative division algorithm. We analyze in detail the division algorithm, its error and the impact of finite word-length signal representations on the assumed total computation error. An analysis is performed to determine the binary length of operands at each stage of the magnitude calculator in order not to exceed the assumed total error. An FPGA implementation is presented along with its hardware requirement and delay.
PL
W artykule przedstawiono układową implementację ulepszonego algorytmu wyznaczania modułu liczby zespolonej. Wersja ta wymaga realizacji dzielenia sprzętowego. Zaproponowano wykorzystanie własnej nieiteracyjnej metody dzielenia. Wykonano szczegółową analizę algorytmu dzielenia pod kątem wyznaczenia wpływu skończonej długości reprezentacji binarnych sygnału wejściowego i sygnałów wewnętrznych układu na całkowity błąd dzielenia. Oszacowano również błąd całkowity obliczania modułu liczby zespolonej wynikający z wykorzystania nieiteracyjnej metody dzielenia. Ostatecznie wyprowadzono zależności pozwalające na dobór długości binarnej reprezentacji współczynników algorytmu dzielenia, przy której nie zostanie przekroczony maksymalny błąd obliczania modułu wynikający z właściwości numerycznych. Finalnie przedstawiono realizację rozwiązania układowego dedykowanego dla FPGA wraz z wynikiem syntezy w środowisku Xilinx.
11
Content available Wybrane problemy badawcze z zakresu modelowania przepływów powietrza, rozkładów temperatur oraz przestrzennego planowania centrów danych
Sokół M., Smyk R.
Poznan University of Technology Academic Journals. Electrical Engineering
|
2016
|
No. 88
261--271
PL
W pracy opisano wybrane problemy z zakresu modelowania przepływów powietrza, rozkładów temperatur oraz przestrzennego planowania serwerowni centrów danych. Dodatkowo, omówiono szczegółowo wybrane kierunki badań związane z szeroko pojętą problematyką obniżania kosztów zużycia energii w nowoczesnych serwerowniach poprzez odpowiednie zarządzenie przepływem ciepła w tego typu obiektach. Przedstawiono także trendy rozwojowe w zakresie ewolucji tego typu systemów. W pracy przedstawiono ponadto wybrane wyniki prac badawczo-rozwojowych, badań symulacyjnych oraz studiów literaturowych będących rezultatem projektu nr POIG.01.04.00-22-063/13 pn.: „Opracowanie aktywnego systemu zarządzania przepływem ciepła” zrealizowanego przez zespół Laboratorium Przetwarzania Obrazu i Dźwięku Sp. z o.o.
EN
This paper describes some problems of modeling air flow, temperature distribution and spatial planning in data centers. Additionally, we discussed in detail the selected lines of research related to the wider issue of reducing energy costs in modern data centers through appropriate management of the flow of heat in this type of objects. A trends in the evolution of such systems was analyzed. We also presented selected results of research and development, simulation studies and literature studies resulting from the project no. POIG.01.04.00-22-063/13.: The development of an active heat flow management system for data centres made by the team of the Laboratory of Sound and Image Processing LLC.
12
Content available Sterowanie szeregowe maszyną CNC
Kowalski P., Smyk R.
Poznan University of Technology Academic Journals. Electrical Engineering
|
2016
|
No. 85
211--219
PL
W artykule przedstawiono projekt urządzenia klasy CNC. Opracowano nowy sposób sterowania elementami wykonawczymi odciążający komputer centralny poprzez ograniczenie jego roli do wysyłania poleceń do mikrokontrolera sterującego, zamiast bezpośrednio do elementów wykonawczych. Uzyskano to poprzez wykorzystanie protokołu szeregowego z użyciem portu USB do sterowania maszyną CNC.
EN
In this paper a design of the CNC machine is proposed. A new method of controlling actuators has been elaborated that relieves the central computer by limiting its role to sending of commands to the controller instead of sending it directly to actuators. It has been achieved by utilizing the serial protocol using the USB port to control the CNC machine.
13
Content available Realizacja na poziomie RTL obliczania pierwiastka kwadratowego z użyciem metody nieodtwarzającej
Smyk R., Czyżak M.
Poznan University of Technology Academic Journals. Electrical Engineering
|
2016
|
No. 87
279--288
PL
Obliczanie pierwiastka kwadratowego jest jedną z kluczowych operacji cyfrowego przetwarzania sygnałów szczególnie przy obliczaniu modułu sygnałów zespolonych. W pracy przedstawiono algorytm obliczania pierwiastka kwadratowego metodą nieodtwarzającą oraz jego układową realizację. Metoda umożliwia oszczędną realizację układową bazującą na sumatorach i rejestrach. Przeanalizowano wymagania sprzętowe obliczania pierwiastka kwadratowego dla operandów 8-, 16- i 32-bitowych. Przedstawiono implementację w VHDL oraz wynik syntezy układu dla wybranych wariantów w środowisku Altera Quartus II FPGA.
EN
Computation of square root is the crucial operation in digital signal processing, especially when computing the modulus of complex signals. In this work we present the square rooting algorithm using non-restoring method and its implementation at the RTL level. The method allows for compact realization that uses adders and registers only. The hardware requirements for square rooting for 8-, 16- and 32-bit operand have been analyzed. An VHDL implementation has been presented as well as the results of synthesis for the chosen variants in Altera Quartus II environment.
14
Content available Dedykowany system monitoringu warunków klimatycznych w centrum danych
Smyk R., Sokół M.
Poznan University of Technology Academic Journals. Electrical Engineering
|
2016
|
No. 88
121--131
PL
Koszty utrzymania centrum danych istotnie zależą od kosztów zużycia energii elektrycznej. Zapotrzebowanie na energię elektryczną w tego typu obiektach można optymalizować poprzez monitoring warunków klimatycznych oraz odpowiednie sterowanie czasem pracy urządzeń utrzymujących. W pracy przedstawiono analizę czynników wpływających na zużycie energii elektrycznej w centrach danych oraz ich wpływ na koszty zużycia energii. Przedstawiono projekt dedykowanego, przenośnego urządzenia pomiarowego do monitorowania podstawowych wielkości fizycznych takich jak temperatura, ciśnienie oraz przepływ medium chłodzącego.
EN
The cost of maintaining the data center significantly depends on the cost of electricity consumption. The demand for electricity in this type of objects can be indirectly optimized by monitoring of climatic conditions and accurate work time scheduling of cooling system devices. The paper presents an analysis of factors influencing energy consumption in data centers and their impact on energy costs. Finally, a dedicated portable measuring device for monitoring the basic physical quantities such as temperature, pressure, and flow of cooling medium has been presented.
15
Content available Serial control of CNC machines
Kowalski P., Smyk R.
Computer Applications in Electrical Engineering
|
2016
|
Vol. 14
245--255
EN
In this paper a new method of the serial control of CNC machines is proposed. Actuators are controlled locally and the role of the central computer is limited to sending commands to the controller instead of sending it directly to actuators. It has been achieved with the use of the serial protocol with the use of the USB port. The taken approach leads to more reliable operation because commands are buffered and no synchronization between command stream and actuators operation is needed.
16
Content available FPGA computation of magnitude of complex numbers using modified CORDIC algorithm
Czyżak M., Smyk R.
Zeszyty Naukowe Wydziału Elektrotechniki i Automatyki Politechniki Gdańskiej
|
2015
|
Nr 47
35--38
EN
In this work we present computation of the magnitude of complex numbers using a modified version of the CORDIC algorithm that uses only five iterations. The relationship between the computation error and the number of CORDIC iterations are presented for floating-point and integer arithmetics. The proposed modification of CORDIC for integer arithmetic relies upon the introduction of correction once basic computations are performed in order to reduce the maximum error. The correction value is derived using the coordinate and magnitude values obtained after the fifth iteration. The correction allows to reduce the maximum error by about 79%. The exemplary FPGA implementation of the modified algorithm is also presented.
PL
W pracy zaprezentowano obliczanie modułu liczb zespolonych przy zastosowaniu zmodyfikowanego algorytmu CORDIC, który wykorzystuje tylko pięć iteracji. Podano związek między błędem aproksymacji a liczbą iteracji dla arytmetyki zmiennoprzecinkowej i całkowitej. Zaproponowana modyfikacja algorytmu CORDIC dla arytmetyki całkowitej polega na wprowadzeniu korekcji po zakończeniu podstawowych obliczeń w celu zmniejszenia błędu maksymalnego. Korekcja jest wprowadzana na podstawie współrzędnych otrzymanych po piątym stopniu algorytmu. Pokazano także przykładową implementacje algorytmu w FPGA.
17
Content available Zdalny pomiar prądu z możliwością obróbki cyfrowej w FPGA
Smyk R., Czyżak M.
Poznan University of Technology Academic Journals. Electrical Engineering
|
2015
|
No. 84
153--159
PL
W artykule przedstawiono realizację modułowego systemu pomiarowo-kontrolnego sterującego wariantami zasilania odbiorników 230 V. System umożliwia kontrolę poboru prądu przez urządzenia infrastruktury informatycznej w biurze. Wykrywa moment pojawienia się obniżonego poboru prądu przez urządzenia. Umożliwia to odłączenie ich od zasilania celem obniżenia kosztów zużycia energii. Do pomiaru prądu wykorzystano moduły przetworników scalonych prąd/napięcie. W ramach pracy zrealizowano rozproszony moduł sprzętowy akwizycji i wysyłania danych pomiarowych z transmisją bezprzewodową w standardzie Zigbee, między punktem pomiarowym a monitorującym oraz między punktem monitorującym a wykonawczym. Moduł pomiarowy zrealizowano w układzie Altera.
EN
The paper presents the implementation of a modular control measurement system that controls the mains supply of 230V equipment. The system realizes the control of current consumption by the computer infrastructure in an office. The system detects the condition of lower current consumption. It allows to cut off the selected devices from the supply in order to reduce the energy cost. The integrated converters current/voltage are used to measure currents. In this work also a hardware module that performs data acquisition with a use of wireless transmission between the measurement and the monitoring points is presented. For transmission the Zigbee standard has been applied. The measurement module has been impemented in the Altera FPGA environment.
18
Content available Obliczanie modułu liczby zespolonej w FPGA z użyciem algorytmu CORDIC
Czyżak M., Smyk R.
Poznan University of Technology Academic Journals. Electrical Engineering
|
2015
|
No. 84
161--171
PL
W pracy przedstawiono obliczanie modułu liczb zespolonych z użyciem zmodyfikowanej wersji algorytmu CORDIC przy zastosowaniu pięciu stopni iteracyjnych. Zaprezentowano zależność wielkości błędu od liczby stopni algorytmu CORDIC dla arytmetyki zmiennoprzecinkowej jak również zbadano wpływ użycia arytmetyki całkowitej. Zaproponowana modyfikacja algorytmu CORDIC dla arytmetyki całkowitej polega na wprowadzeniu korekcji po zakończeniu podstawowych obliczeń w celu zmniejszenia maksymalnego błędu. Wartość korekcji jest ustalana na podstawie stosunku współrzędnych uzyskanych po piątym stopniu iteracyjnym. Korekcja pozwala na około dwukrotną redukcję błędu maksymalnego. W pracy pokazano też przykładową architekturę układu realizującego zmodyfikowany algorytm w układzie FPGA.
EN
The work presents computation of the magnitude of complex numbers with a modified version of the CORDIC algorithm using five iteration steps. A relationship between the error and the number of CORDIC iterations for floating point arithmetic was examined as well as the impact of using the integer arithmetic. The proposed modification of the algorithm for integer arithmetic relies upon the introduction of a correction after performing the assumed number CORDIC iterations The correction value is established upon the approximate quotient of coordinates obtained after the fifth iteration step. Such correction allows to reduce the maximum error approximately by half. The architecture implementing the algorithm in the FPGA is also shown.
19
Content available Remote current measurement with FPGA digital processing
Smyk R., Czyżak M.
Computer Applications in Electrical Engineering
|
2015
|
Vol. 13
310--318
EN
The work presents an implementation of a modular measurement and control system that controls variants of mains supply of 230V electrical equipment. The system allows to supervise power consumption in the office electronic equipment. The system detects the instant of the reduced power consumption by a device and makes possible its switch-off in order to reduce energy cost. The current is measured with integrated current/voltage converters. The customized hardware has been built for the distributed acquisition system that includes: the data sending module with wireless transmission using ZigBee standard between the measurement point and monitoring point and switching devices. The measurement module was implemented using Altera FPGA.
20
Content available On configuration of residue scaling process in pipelined radix-4 MQRNS FFT processor
Smyk R., Czyżak M.
Poznan University of Technology Academic Journals. Electrical Engineering
|
2014
|
No. 80
145--150
EN
Residue scaling is needed in pipelined FFT radix-4 processors based on the Modified Quadratic Residue Number System (MQRNS) at the output of each butterfly. Such processor uses serial connection of radix-4 butterflies. Each butterfly comprises n subunits, one for each modulus of the RNS base and generates four complex residue numbers. In order to prevent the arithmetic overflow in the succesive stage, every number has to be scaled, i.e. divided by a certain constant. The dynamic range of the processed signal increases due to the summation within the butterfly and the transformation of coefficients of the FFT algorithm to integers. The direct approach would require eight residue scalers that would be highly ineffective regarding that such a set of scalers had to be placed after each butterfly. We show and analyze a structure which uses parallel-to-serial transformation of groups of numbers so that only two scalers are needed.
first rewind previous Strona / 3 next fast forward last
JavaScript jest wyłączony w Twojej przeglądarce internetowej. Włącz go, a następnie odśwież stronę, aby móc w pełni z niej korzystać.