PL
 |
EN
Preferencje help
Polish version English version Język
Widoczny [Schowaj] Abstrakt
Liczba wyników

Znaleziono wyników: 23

Liczba wyników na stronie
first rewind previous Strona / 2 next fast forward last
Wyniki wyszukiwania
help Sortuj według:

help Ogranicz wyniki do:
first rewind previous Strona / 2 next fast forward last
1
Content available On the systematic method of conditional control program execution by a PLC
Milik A., Chmiel M., Hrynkiewicz E.
Bulletin of the Polish Academy of Sciences. Technical Sciences
|
2016
|
Vol. 64, nr 1
161--170
EN
The paper presents an original idea of the selective control program execution that allows significant response time reduction. The exhaustive analysis of the PLC program performance is given. An analytic approach explains the idea of the selective control program evaluation and gives the requirements for its feasibility. There is presented a systematic and formal method of program analysis based on a data flow graph approach. The method generates acyclic graph from the control program that is subject of optimization, variable allocation and instruction generation. The graph approach allows determining variables dependencies and task partitioning required by selective program execution. The method utilize the hardware supported variable changes detection. It is transparent for system operation and enables evaluation of blocks that require update.
2
Content available remote The design approach to the single-phase Z-Source inverter
Rymarski Z., Hrynkiewicz E.
Przegląd Elektrotechniczny
|
2015
|
R. 91, nr 9
154-157
EN
The impedance networks increment the input DC voltage of the voltage source inverters. Their advantage is lack of the additional switches – they use only inverter bridge switches. However they cause some side effects in the inverter operation. Up today the tips how to design Z-Source impedance network keeping it in the Current Continuous Mode are rare in the literature. The paper present problem of additional distortions of the ZSource inverter output voltage caused by “shoot through” states. The influence of the impedance network on the dynamic properties of the inverter can be the other problem. The properties of the magnetic materials in the used coils cores affect on the Z-Source inverter properties. The paper will show the approach to the design of the single-phase Z-Source inverter, the measurements of its control function Bode plots. The ZSI small signal model (required for the microprocessor based control) calculated using measurements will be presented.
PL
Sieci impedancyjne są stosowane do zwiększenia stałego napięcia wejściowego falowników. Ich zaletą jest brak dodatkowych przełączników – wykorzystują tylko przełączniki z mostka falownika. Jednak powodują one efekty uboczne w pracy falownika. Aktualnie trudno znaleźć w literaturze wskazówki jak projektować sieć impedancyjną typu Z-Source. Artykuł przedstawia problem powstawania dodatkowych zniekształceń napięcia wyjściowego falownika powodowanych stanami „shoot through”. Innym problemem może być wpływ sieci impedancyjnych na własności dynamiczne falownika. Własności materiałów magnetycznych rdzeni dławików wpływają na własności falownika z siecią Z-Source. Artykuł przedstawia podejście do projektowania jednofazowego falownika z siecią Z-Source, pomiary charakterystyk częstotliwościowych jego funkcji sterowania. Zostanie zaprezentowany małosygnałowy model układu ZSI (niezbędny do sterowania mikroprocesorowego), obliczony na podstawie pomiarów.
3
Content available About Implementation of IEC 61131-3 IL Function Blocks in Standard Microcontrollers
Chmiel M., Mocha J., Hrynkiewicz E., Polok D.
International Journal of Electronics and Telecommunications
|
2014
|
Vol. 60, No. 1
42-46
EN
The paper presents considerations on implementation of function blocks of the IL language, as fragments of control programs that use these blocks. Subsequently, the predefined function blocks of the IL language have been applied to implementation in a Central Processing Unit for a programmable controller based on standard microcontroller from such families as MCS-51, AVR and ARM with the Cortex-M3 core. The considerations refer to the IL language revision that is fully compliant with the IEC-61131-3 standards. The completed theoretical analysis demonstrated that the adopted method of the module description is really reasonable and offers substantial advantages as compared to direct calls of function modules already developed as subroutines. Also the executed experiments have proved the feasibility to arrange central units of programmable controllers on the basis of standard microcontrollers and such central units may be competitive to compact CPUs available on the market for typical PLCs.
4
Content available Probabilistic elements in analysis of performance of multiprocessor systems
Taborek K., Hrynkiewicz E.
Bulletin of the Polish Academy of Sciences. Technical Sciences
|
2014
|
Vol. 62, nr 4
765--771
EN
The paper presents important probabilistic elements that should be taken into consideration in the analysis of performance of classical multiprocessor systems. These elements represent the following quantities: modified arrival rate for processor requests and a few probabilities, which determine the frequency of certain events when a multiprocessor system is working. There are four peculiar events: service of another job, existence of the queue, a processor request while the given task is waiting into the queue and the return of another task into the queue while the given task is waiting in the queue. The first three events happen more often when a system consists of less number of processors, whereas the fourth event happens more often when more processors work in a system. Including (or not) the probabilities of these events to the analysis of performance of multiprocessor systems exerts its much influence on the precision of computations. All the mentioned quantities were described in detail. Formulas for these quantities were derived. Examples of applications of the formulas to the prediction of performance of various multiprocessor systems were presented.
5
Content available Decomposition of the fuzzy inference system for implementation in the FPGA structure
Wyrwoł B., Hrynkiewicz E.
International Journal of Applied Mathematics and Computer Science
|
2013
|
Vol. 23, no. 2
473--483
EN
The paper presents the design and implementation of a digital rule-relational fuzzy logic controller. Classical and decomposed logical structures of fuzzy systems are discussed. The second allows a decrease in the hardware cost of the fuzzy system and in the computing time of the final result (fuzzy or crisp), especially when referring to relational systems. The physical architecture consists of IP modules implemented in an FPGA structure. The modules can be inserted into or removed from the project to get a desirable fuzzy logic controller configuration. The fuzzy inference system implemented in FPGA can operate with a much higher performance than software implementations on standard microcontrollers.
6
Content available remote Programmable Logic Controller - Basic Structure and Idea of Programming
Hrynkiewicz E., Chmiel M.
Przegląd Elektrotechniczny
|
2012
|
R. 88, nr 11b
98-101
EN
The paper describes a structure of PLC and explains an idea of PLC programming on the base of simple example. The authors start from micro-programmed digital circuit designed for belt conveyor control and next equipping it with set of function modules as timers, counters, AD and DA converters and microprocessor finish their description at the bit-byte PLC structure. The utilization of function modules is shown on the base of timer application in control program of set of the conveyors.
PL
W artykule została przedstawiona struktura sterownika programowalnego i wyjaśniona na prostym przykładzie idea programowania takiego sterownika. Prezentację struktury sterownika autorzy rozpoczynają od prostego mikroprogramowanego układu zaprojektowanego do sterowania przenośnikiem taśmowym. Następnie rozbudowując układ o takie moduły funkcyjne jak timery, liczniki, przetworniki A/C i C/A oraz mikroprocesor dochodzą do struktury sterownika typu bit-bajt. Wykorzystanie modułów funkcyjnych zostało przedstawione na przykładzie timer’a w programie sterowania zestawu przenośników.
7
Content available Synthesis and Implementation of Reconfigurable PLC on FPGA Platform
Milik A., Hrynkiewicz E.
International Journal of Electronics and Telecommunications
|
2012
|
Vol, 58, No. 1
85-94
EN
The paper presents a set of algorithms dedicated for synthesis of reconfigurable logic controllers implemented on FPGA platform and programmed according to IEC1131 and EN61131. The program is compiled to hardware structure with a massive parallel processing. The developed method automatically allocates resources and operations. It controls resource usage and operation timing. Using mixed concept of operation allocation that considers operation timing and forms combinatorial chains of operations number of execution cycles can be reduced. An example of logic functions, PID controller and mixed arithmetic and logic programming examples are considered. Introducing the automatic implementation method allows flexible implementing the control algorithms. The maximal possible parallelism (limited only by the algorithm dependencies and available resources) is introduced.
8
Content available Xilinx Virtex-4 jako platforma rozwojowa jednostek centralnych PLC
Chmiel M., Mocha J., Hrynkiewicz E.
Pomiary Automatyka Kontrola
|
2011
|
R. 57, nr 1
55-57
PL
Artykuł prezentuje koncepcję platformy sprzętowo-programowej umożliwiającej testowanie różnych rozwiązań konstrukcyjnych jednostek centralnych sterowników programowalnych. Platforma do testowania jednostek bazuje na układzie FPGA Virtex-4 oraz opracowanym dedykowanym oprogramowaniu narzędziowym, umożliwiającym testowanie oraz badania właściwości opracowywanych jednostek. Przedstawiono wybrane dwuprocesorowe bitowo-bajtowe jednostki spotykane w literaturze, zorientowane na maksymalnie efektywne wykorzystanie obydwu procesorów. Szczególną uwagę zwrócono na szybkość wykonywania programu sterowania oraz funkcjonalność jednostki.
EN
To develop fast central processing units (CPUs) of programmable logic controllers (PLC) one can employ the architecture with two processors: a bit and a byte processor. The bit processor shall be responsible for processing the bit variables, while the byte processor shall be meant to deal with the byte (word) variables [1, 2, 3, 4, 5, 6]. In case of the double-processor architecture it is extremely important to synchronize operation of data exchange between the processors. The literature references report various synchronization methods [9, 10, 11, 12] that are described in Section 3. Sections 4 and 5 outline the combined hardware and software platform intended to enable testing and comparison between various architectures of CPUs. The presented solution employs a programmable FPGA module from the Virtex-4 family [7, 8], that are described in Section 2. The newly developed software enables compilation of application programs dedicated for the presented architecture. To develop programs for the presented solution the authors used the assembler-type programming language very similar to STL language that is normally applicable to STL controllers from Siemens [13, 14]. The software developed for PC computers make it possible to define new instructions for processors both on hardware and software levels (Fig. 1). The presented solution takes advantage of components that are typical for FPGA modules, such as BockRAM memory units (Fig. 2). The presented platforms enable further research and development efforts intended to design fast CPUs for programmable logic controllers.
9
Content available Analiza algorytmów mnożenia w ciele GF(2m)
Pamuła D., Hrynkiewicz E., Tisserand A.
Pomiary Automatyka Kontrola
|
2011
|
R. 57, nr 1
58-60
PL
Artykuł przedstawia analizę algorytmów mnożenia w ciele GF(2m). Algorytmy analizowane są pod kątem ich możliwości implementacji w sprzęcie. Badane są ich wady i zalety w celu ułatwienia projektantom kryptosystemów opartych na krzywych eliptycznych podjęcia decyzji co do tego jakiego algorytmu mnożenia w ciele skończonym użyć aby stworzone urządzenie było wydajne i nie zajmowało nadmiernej ilości zasobów.
EN
Cryptographic systems are based on mathematical theories, thus they strongly depend on the performance of arithmetic units comprising them. If an arithmetic operator does not take a considerable amount of resources or is time non efficient, it negatively impacts the performance of the whole cryptosystem. The purpose of this paper is to analyse the hardware possibilities of the algorithms performing multiplication in GF(2m) which are used for elliptic curve cryptography(ECC) applications. There are only two operations defined in this field: addition considered as a trivial one, it is a simple bitwise xor ,and multiplication - a very complex operation. To conform to the requirements of ECC systems, the multipliers should be fast, area efficient and, what is the most important, perform multiplication of big numbers (100 - 600 bit). The paper presents analysis of GF(2m) two-step modular multiplication algorithms. It considers classical (school) multiplication, matrix-vector approach and Karatsuba - Ofman algorithm, exploring thoroughly their advantages and disadvantages.
10
Permutacja argumentów funkcji logicznej przy poszukiwaniu dekompozycji Ashenhursta w dziedzinie spektralnej Reeda-Mullera
Hrynkiewicz E., Polok D.
Elektronika : konstrukcje, technologie, zastosowania
|
2011
|
Vol. 52, nr 10
124-127
PL
W artykule zajmowano się dekompozycją funkcji logicznych w dziedzinie spektralnej Reeda-Mullera. Analizowano wpływ permutacji argumentów funkcji logicznej na możliwość spełnienia spektralnych warunków przeprowadzenia dekompozycji Ashenhursta. Ponadto przedstawiono sposób na obliczanie widma Reeda-Mullera nie wymagający wyznaczania, zwykle dużych rozmiarów, macierzy przekształcenia.
EN
The logic function decomposition in Reed-Muller spectral domain is considered in the paper. A possibility of fulfilling the spectral requirements for existing Ashenhurst decomposition by permutation of function variables was investigated. Moreover the way of Reed-Muller speetrum calculation without using transformation matrix (usually large dimensions) calculation was presented.
11
System wieloprocesorowy do badania układów arbitrażu : rozwiązanie sprzętowe
Taborek K., Hrynkiewicz E.
Elektronika : konstrukcje, technologie, zastosowania
|
2010
|
Vol. 51, nr 9
48-51
PL
W artykule zaprezentowane zostało rozwiązanie sprzętowe systemu wieloprocesorowego, który może być wykorzystywany do badania różnych układów arbitrażu, z różnymi protokołami obsługi zgłoszeń procesorów. Układy arbitrażu są tutaj implementowane w strukturze FPGA. Na wstępie, opisana została ogólna koncepcja działania systemu, z podziałem na bloki funkcjonalne. W dalszej części przedstawiono szczegółowe rozwiązania sprzętowe poszczególnych pakietów systemu wieloprocesorowego. Badania układów arbitrażu mogą być prowadzone w różnych warunkach - dla zmiennej liczby procesorów w systemie i dla różnego rodzaju obciążeń procesorów.
EN
Hardware implementation of a multiprocessor system for examination of various arbitration circuits was presented in this paper. The arbitration circuits are implemented in FPGA structure. First, generał idea of multiprocessor system activity was described. Functional blocks of the system were presented. Next, detailed hardware solutions of all parts of the multiprocessor system are shown. The examination of arbitration circuits may be provided in different cases - for different number of processors in the system and for various types of processor loads.
12
Content available remote Concurrent operation of processors in the bit-byte CPU of a PLC
Chmiel M., Hrynkiewicz E.
Control and Cybernetics
|
2010
|
Vol. 39, no 2
559-579
EN
The paper presents some selected hardware solutions for the PLC dual processor bit-byte CPUs, which are oriented at optimised data exchange between the CPU processors. The optimisation aims at maximum utilisation of capabilities of the two-processor architecture of the CPU. The key point is preserving high speed of instruction processing by the bit-processor, and high functionality of the byte-processor. The structure should enable the processors to work in concurrent mode as far as it is possible, and minimise the situations, when one processor has to wait for the other.
13
Content available Boole'owski rachunek różniczkowy w dekompozycji funkcji logicznych implementowanych w układach FPGA
Hrynkiewicz E., Kołodziński S.
Pomiary Automatyka Kontrola
|
2009
|
R. 55, nr 8
621-623
PL
W referacie przedstawiony jest problem przydziału zmiennych do zbioru wolnego i związanego przy dekompozycji funkcji logicznych. Jako przykład rozważana jest dekompozycja Ashenhursta funkcji implementowanych w układach FPGA typu LUT. Zaprezentowane rozwiązanie polegające na wykorzystaniu Boole'owskiego rachunku różniczkowego problemu jest bardzo wygodne wtedy kiedy proces dekompozycji prowadzony jest w dziedzinie spektralnej Reeda-Mullera. Uzyskiwane podziały zmiennych dla układów testowych są bardzo korzystne z punktu widzenia wyników dekompozycji.
EN
In the paper the problem of input variables assigning to the free and bounded sets during logic function decomposition is investigated. The Ashenhurst decomposition is considered with respect to implementation of logic functions in LUT based FPGA. The method of finding profitable input variables partitioning is based on utilization of Logic Differential Calculus. The elaborated method is very convenient, especially if decomposition is carried out in the Reed-Muller spectral domain because the Boolean differentials can be easily calculated from Reed-Muller forms of a logic function which are simply calculated as the reverse Reed-Muller transform. As it can be seen in Table 2, the obtained subsets of variables are very useful from the point of view of decomposition. The results presented in Table 2 are not only an effect of the Ashenhurst decomposition but the Curtis decomposition, too. So, if it was not possible to execute the Ashenhurst decomposition, the Curtis decomposition presented in [6] was performed.
14
Analiza szumu modulacyjnego cyfrowego generatora sinusoidalnego z modulacją sigma-delta
Tomaszewski L., Hrynkiewicz E.
Elektronika : konstrukcje, technologie, zastosowania
|
2009
|
Vol. 50, nr 10
87-91
PL
W pracy skoncentrowano się na opisie właściwości szumowych generatora. Zaproponowano, zlinearyzowany dla potrzeb analizy szumów, schemat blokowy generatora, zbadano wpływ granulacji generowanego przebiegu na własności szumowe układu oraz wpływ układu rekonstrukcyjnego na jakość generowanego przebiegu. Opracowano matematyczny model dla szumów modulacyjnych w układzie.
EN
The authors focus their attention on noise description od sine wave generator based on sigma-delta modulation. Generator block diagram for noise analysis was proposed. An influence of granularity of generated wave on noise properties of the circuit was investigated as well as an influence of output wave reconstruction unit on a quality of output wave. The mathematical model of modulation noise in the circuit was elaborated.
15
Dynamicznie rekonfigurowalna współbieżna realizacja sterowania binarnego
Hrynkiewicz E., Milik A., Mocha J.
Elektronika : konstrukcje, technologie, zastosowania
|
2008
|
Vol. 49, nr 11
187-190
PL
W artykule przedstawiono architekturę dynamicznie rekonfigurowalnej jednostki sterownika binarnego implementowanego w układzie FPGA. Przeznaczony jest do wykorzystania w programowalnych sterownikach logicznych. Przedstawione rozwiązanie wykorzystuje technikę wielostrumieniowego przetwarzania równoległego. Regularna architektura znakomicie wpasowuje się strukturę FPGA, pozwalając na znaczne upakowanie oraz osiągnięcie wysokich częstotliwości pracy. Zaproponowana architektura korzysta z możliwości dynamicznej rekonfiguracji w czasie pracy układu, która oferowana jest przez nowoczesne układy FPGA. Przedstawiona architektura przyspiesza proces projektowania, gdyż pozostaje niezmienna za wyjątkiem generatorów tablicowych funkcji LUT.
EN
The paper presents architecture of the dynamically reconfigurable binary logic controller dedicated for PLCs. Presented solution takes benefits from multistream parallel processing. The symmetrical architecture perfectly fits into FPGA structure. It assures high logic denesity and close to maximal operation frequency. Presented architecture is able to be reconfigured during runtime taking benefits from modern FPGA configuration interfaces. Presented architecture optimize and speeds up design process while entire architecture remains unchanged except contentents of the LUTs.
16
Układ arbitrażu z pełną rotacją priorytetów do najniższego dla systemu wieloprocesorowego
Taborek K., Hrynkiewicz E., Pogoda Z.
Elektronika : konstrukcje, technologie, zastosowania
|
2007
|
Vol. 48, nr 11
93-96
PL
Opisany układ arbitrażu został zaprojektowany dla klasycznego systemu wieloprocesorowego ze wspólną pamięcią i dzieloną w czasie magistralą. W arbitrażu tym został zaimplementowany algorytm arbitrażu nazwany "pełna rotacja priorytetów do najniższego". Układ arbitrażu zaprojektowano w formie modułowej i może on być rozbudowywany. Dzięki odpowiednim rozwiązaniom sprzętowym ma on prostą strukturę logiczną i może być łatwo implementowany w strukturach programowalnych FPGA. Został również zaprezentowany model kolejkowy systemu wieloprocesorowego z przedmiotowym arbitrem. Na podstawie tego modelu możliwe było wyliczenie wydajności systemu wieloprocesorowego.
EN
The paper presents an arbitration circuit that was designed for the classical multiprocessor system with a common memory and a timesharing bus. In this arbiter was implemented the arbitration algorithm which was called "full rotation of priorities to the lowest one". The arbitration circuit was designed as modular and expandable. Thanks to proper hardware solutions this circuit has generally a simply logic structure. This logic structure was implemented in FPGA. Operation of the arbiter in the multiprocessor system was described. Block diagrams of all parts of the arbitration circuit were shown. A queueing model of the multi-processor system with the arbiter was presented. Thanks to this model, it was possible to predict performance of this system.
17
Wykorzystanie języka XML do opisu właściwości komponentów wirtualnych
Hrynkiewicz E., Stachańczyk D.
Pomiary Automatyka Kontrola
|
2006
|
R. 52, nr 7 bis
43--45
PL
W procesie projektowania układu SoC na bazie wirtualnych komponentów pierwszoplanowym zagadnieniem staje się problem wyszukania i selekcji spośród dostępnych komponentów, tych, które najlepiej spełnią narzucone wymagania projektowe. W przypadku korzystania z komponentów pochodzących z różnych źródeł zadanie to komplikuje dodatkowo różnorodność stosowanych przez projektantów metod opisu właściwości wirtualnych komponentów. Dlatego też, w celu usprawnienia procesu wyszukiwania i selekcji komponentów, opracowana została nowa, bazująca na języku XML metoda opisu właściwości komponentów wirtualnych.
EN
The appropriate selection of the best fulfilling the design requirements virtual components is a one of the most important problems of the virtual component (VC) based SoC design. Additionally, when the several virtual component sources are available, the component searching and selection process becomes even more complicated because of the different VC characteristic description methods used by their providers. Therefore, to facilitate virtual component searching and selection in such cases, the new XML based virtual component description method was proposed.
18
Content available remote BDD-based decompositions of multiple output logic functions
Dzikowski A., Hrynkiewicz E.
Bulletin of the Polish Academy of Sciences. Technical Sciences
|
2006
|
Vol. 54, nr 4
489-498
EN
The paper presents modification of the method dedicated to a complex area decomposition of a set of logic functions whereas the altered method is dedicated to implement the considered logic circuits within FPGA structures. The authors attempted to reach solu-tions where the number of configurable logic blocks and the number of structural layer would be reasonably balanced on the basis of the minimization principle. The main ad-vantage of the procedure when the decomposition is carried out directly on the BDD diagram is the opportunity of immediate checking whether the decomposed areas of the diagram do not exceed the resources of logic blocks incorporated into the integrated circuits that are used for implementation of the logic functions involved.
19
Content available remote Kompaktowy sterownik programowalny
Chmiel M., Hrynkiewicz E., Stefański Ł.
Pomiary Automatyka Robotyka
|
2004
|
R. 7, nr 12
5-12
PL
Wszystkie firmy, liczące się na rynku sterowników, mają w swojej ofercie przynajmniej jednego typu niewielki sterownik kompaktowy, zwykle wyposażony we własny interfejs użytkownika umożliwiający programowanie bez konieczności korzystania z komputera osobistego. W artykule omówiono projekt takiego urządzenia.
20
Content available remote Metody syntezy dedykowane dla struktur FPGA typu tablicowego
Hrynkiewicz E., Kania D.
Kwartalnik Elektroniki i Telekomunikacji
|
2004
|
Vol. 50, z. 3
325-342
PL
W artykule przedstawiono metody syntezy przeznaczone dla układów FPGA typu tablicowego, Głównym elementem zaproponowanych metod jest dekompozycja funkcjonalna, oparta na teorii Curtis'a. Różnica pomiędzy zaproponowanymi metodami syntezy tkwi w kierunku prowadzenia dekompozycji. W pierszej metodzie stosuje się tzw. dekompozycję "od wejść do wyjść", w odróżnieniu od drugiej, w której stosuje się "od wyjść do wejść". Wyniki eksperymentów jednoznacznie pokazały, że lepsze rezultaty uzyskuje się wykonując podział projektowanego układu metodą od "wejść do wyjść". W artykule zawarto również porównanie przedstawionych metod dekompozycji z innymi, znanymi z literatury metodami syntezy, bazującymi na dekompozycji.
EN
The main problem of synthesis for look-up table FPGAs is how to split the whole project into subcircuits that can be realised in separate configurable logic blocks. The algorithm of optimal partitioning has not been discovered so far. Since resources of configurable logic blocks enable to implement any function yet with limited arguments only therefore the decompositions, arises as an essential stage of the synthesis. In this paper, two synthesis techniques based on decompositions have been compared. Curtis theory is the background of these methods. The main difference of the proposed methods is the direction of the decomposition i.e. "from input to output" or "from output to input". The impact of decomposition direction on synthesis effectiveness is showed. Developed algorithms, implemented within a Decomp system, have been used for partitioning benchmarks due to realisation by means of the Configurable Logic Blocks included in FPGAs.Experimental results show clearly that the "input-to output" decomposition method yields better results as far as block number and logic level number are concerned. Further development should be aimed at the improvements of this method only, using elements of non-disjoint decomposition for instance, as the other method yields worse results even though algorithm complexity and time of synthesis are comparable.The obtained results have been compared to the ones published in bibliography.
first rewind previous Strona / 2 next fast forward last
JavaScript jest wyłączony w Twojej przeglądarce internetowej. Włącz go, a następnie odśwież stronę, aby móc w pełni z niej korzystać.