PL
 |
EN
Preferencje help
Polish version English version Język
Widoczny [Schowaj] Abstrakt
Liczba wyników

Znaleziono wyników: 5

Liczba wyników na stronie
first rewind previous Strona / 1 next fast forward last
Wyniki wyszukiwania
help Sortuj według:

help Ogranicz wyniki do:
first rewind previous Strona / 1 next fast forward last
1
Content available Badania prądnicy z magnesami trwałymi
Abramowski A., Paplicki P., Piotuch R.
Maszyny Elektryczne : zeszyty problemowe
|
2015
|
Nr 4 (108)
33--35
PL
Artykuł przedstawia wybrane wyniki badań eksperymentalnych prądnicy z magnesami trwałymi o mocy do 0,5 kVA dedykowanej do mikro elektrowni wiatrowej lub wodnej. Pokazano charakterystyki biegu jałowego i obciążenia oraz mapę sprawności prądnicy badanej w zakresie prędkości obrotowych 0-2000 obr/min.
EN
The paper presents selected experimental results of a permanent magnet generator up to 0,5 kVA to be used in a micro wind or hydro power plant. No-load back-emf, load output voltage and efficiency map of the generator tested for a rotor speed range of 0-2000 rpm are shown.
2
Suboptymalny algorytm wyboru trybu predykcji wewnątrzobrazowej dla standardu H.265/HEVC
Abramowski A.
Elektronika : konstrukcje, technologie, zastosowania
|
2015
|
Vol. 56, nr 7
59-61
PL
Artykuł opisuje algorytm wyboru trybu predykcji wewnątrzobrazowej dla standardu H.265/HEVC. Przedstawione rozwiązanie zostało opracowane celem wykorzystania w sprzętowych koderach czasu rzeczywistego, co oznacza uwzględnienie problemów związanych z opóźnieniem pętli rekonstrukcji oraz skalowalnością obliczeniową. Wpływ algorytmu na efektywność kompresji został zbadany dla różnorodnych sekwencji wideo o rozdzielczościach od 416×240 do 3840×2160.
EN
The article presents an intra mode decision algorithm for the H.265/ HEVC standard. The proposed solution was designed to satisfy the requirements of the real time hardware encoders, presenting an efficient solution for problems associated with the reconstruction loop delay and computational scalability. The influence of the proposed algorithm on the compression efficiency was examined for the various video sequences with resolutions ranging from 416×240 to 3840×2160.
3
Architektura sprzętowego modułu predykcji wewnątrzramkowej Intra dla standardu H.265/HEVC
Abramowski A., Pastuszak G.
Elektronika : konstrukcje, technologie, zastosowania
|
2014
|
Vol. 55, nr 3
49-53
PL
Artykuł opisuje architekturę sprzętowego modułu predykcji wewnątrzramkowej (Intra) dla standardu H.265/HEVC. Umożliwia ona przygotowanie predykcji dla dowolnego trybu i rozmiaru jednostki predykcji. Aby zminimalizować zużycie zasobów każde z wymaganych mnożeń jest wykonywane za pomocą multiplekserów i sumatorów. Architektura może pracować z częstotliwością 100 MHz przy syntezie dla układów FPGA Stratix III oraz z częstotliwością 200 MHz przy syntezie dla technologii TMSC 0,13 μm.
EN
This work presents an Intra prediction architecture, fully compliant with the H.265/HEVC standard. The design supports full range of features included in the standard i. e. all Prediction Unit sizes and all modes. To minimize the resources consumption any required multiplication is carried out using multiplexers and adders. The architecture can operate at 100 MHz and 200 MHz for FPGA Stratix III devices and the TSMC 0.13 μm technology, respectively.
4
Content available Propozycja architektury dekodera arytmetycznego standardu H.264/AVC
Abramowski A., Pastuszak G.
Pomiary Automatyka Kontrola
|
2011
|
R. 57, nr 1
49-51
PL
Artykuł przedstawia architekturę binarnego dekodera arytmetycznego standardu H.264/AVC, zdolną do obsługi profilu High. Pozwala ona na dekodowanie w przybliżeniu jednego symbolu w czasie pojedynczego taktu sygnału zegarowego, głównie dzięki modyfikacji kolejności kroków algorytmu oraz wprowadzeniu potokowości w pętli sprzężenia zwrotnego. Architektura została opisana w języku VHDL, a analiza wyników syntezy wskazuje, że umożliwia ona obsługę sekwencji HDTV.
EN
This paper presents a novel architecture of the H.264/AVC binary arithmetic decoder, which conforms to High Profile, including all chroma formats and Macroblock Adaptive Frame/Field coding (MBAFF). It is able to decode almost one symbol per clock cycle, while consuming very limited hardware resources. The main feature of the proposed solution is the parallelization of the feedback loop between the arithmetic decoder core and the context generator, achieved by calculation of two contexts for each possible case in advance and selection of the correct one immediately after the current symbol is available. Some smaller optimizations include the modification of the operation order on the critical path, and the projection of mvd values, allowing economizing the memory usage. The architecture was described in VHDL and realized using TSMC 0.13žm technology. Comparison of the synthesis results and the performance with previous works proves that the proposed architecture maintains the best trade-off between the speed of the video processing and the hardware utilization, while being able to process HDTV in real time.
5
Content available Architecture Design of The Hardware H.264/AVC Video Decoder
Roszkowski M., Abramowski A., Wieczorek M., Pastuszak G.
International Journal of Electronics and Telecommunications
|
2010
|
Vol. 56, No. 3
291-300
EN
The need for real-time video compression systems requires a particular design methodology to achieve high troughput devices. The paper describes the architecture of the H.264/AVC decoder able to support SDTV and HDTV resolutions. The design applies many optimization techniques to reduce the resource consumption and maximize the throughput. The archietcture is verified with the software reference model JM16 and synhesized for FPGA technology. The maximal working frequency is 100 MHz for Stratix II devices.
first rewind previous Strona / 1 next fast forward last
JavaScript jest wyłączony w Twojej przeglądarce internetowej. Włącz go, a następnie odśwież stronę, aby móc w pełni z niej korzystać.