PL
 |
EN
Preferencje help
Polish version English version Język
Widoczny [Schowaj] Abstrakt
Liczba wyników

Znaleziono wyników: 10

Liczba wyników na stronie
first rewind previous Strona / 1 next fast forward last
Wyniki wyszukiwania
help Sortuj według:

help Ogranicz wyniki do:
first rewind previous Strona / 1 next fast forward last
1
System tekstroniczny do pomiaru częstości oddechu
Ostrowski J., Kos A., Bratek P., Brzozowski I., Dziurdzia P., Rzepka D., Chłopek J., Domalik-Pyzik P.
Elektronika : konstrukcje, technologie, zastosowania
|
2017
|
Vol. 58, nr 10
7--10
PL
Artykuł opisuje model systemu tekstronicznego do monitorowania częstości oddechu. System składa się z elastycznej koszulki z tekstylnym sensorem elektroprzewodzącym i zbudowanym na bazie mikrokontrolera miernikiem rezystancji z modułem bezprzewodowej transmisji danych. Ponadto opisano metodę chemiczną do produkcji polimerów przewodzących.
EN
The article describes a model of a textronic system for monitoring respiratory rhythm. The system consist of a T-shirt with textile electroconductive sensor and a microcontroller based resistatnce meter with wireless data transmission module. Construction of the sensor and the meter are presented. This paper also describes preparation of conducting polymers by chemical method.
2
Analiza własności energetycznych wielopoziomowych dekoderów n-na-2n w technologii CMOS
Brzozowski I., Dziurdzia P., Kos A.
Elektronika : konstrukcje, technologie, zastosowania
|
2014
|
Vol. 55, nr 12
21-24
PL
W artykule przedstawiono wyniki oceny parametrów energetycznych i ich analizę dla wielopoziomowych dekoderów n-na-2n linii zaprojektowanych w technologii CMOS UMC 180 nm. Do rysowania topografii opracowano uniwersalną metodę. Projektowanie układu jest szybkie i łatwe dzięki specjalnie wykonanej bibliotece komórek oraz opracowaniu sposobu ich układania. Wykorzystując przygotowane bloki składowe zaprojektowano kilka dekoderów poczynając od realizacji jednopoziomowej, przez wszystkie możliwe rozwiązania, kończąc na maksymalnej liczbie poziomów. Tak zaprojektowane topografie poddano ocenie ich parametrów - czasowych i energetycznych. W szczególności pobór mocy analizowano z uwzględnieniem rozszerzonego modelu energetycznego układu cyfrowego, który bazuje na analizie zmian wektorów wejściowych układu zamiast zwykłej aktywności przełączeniowej poszczególnych sygnałów. Dzięki temu możliwe jest uwzględnienie drobnych subtelności podczas analizy energetycznej układu, a także porównanie różnych rozwiązań dla z góry określonych warunków pracy układu. Wyniki tych badań pozwalają wyciągnąć wnioski co do praktycznych zaleceń projektowania topografii dekoderów.
EN
In the paper authors present the results of the assessment of energy parameters and analysis for the multi-level n-to-2n-lines designed in CMOS 180 nm UMC. Special universal method for drawing of decoders layouts was developed. Design of circuits is quick and easy thanks to a specially made library of cells. The way to placing of cells was developed too. Using prepared building blocks a few decoders are designed starting from the implementation of the single-level, through all the possible solutions, ending with the maximum number of levels. Designed layouts were assessed under energy and time parameters. In particular, the power consumption was analysed taking into account the extended power model of a digital circuit. The model is based on analysis of changes in input vectors instead of the traditional switching activity of input signals. This allows possibility to take into account the fine subtleties of the circuit energy analysis, as well as a comparison of different solutions for given conditions of the circuit work. The results of these investigation allow to draw conclusions about the practical recommendations for design of decoders layouts.
3
Content available Designing Method of Compact n-to-2ⁿ Decoders
Brzozowski I., Zachara Ł., Kos A.
International Journal of Electronics and Telecommunications
|
2013
|
Vol. 59, No. 4
405-413
EN
What decoder is, everyone knows. The paper presents fast and efficient method of layouts design of n-to-2ⁿ -lines decoders. Two scenarios of layout arrangement are proposed and described. Based on a few building blocks only, especially prepared, and appropriate procedure of their placement, a decoder of any size can be build. Layouts of all needed fundamental blocks were designed in CMOS technology, as standard library. Moreover, some important parameters, such area, power dissipation and delay, were assessed and compared for decoders designed with proposed method and traditional. Power consumption were considered under extended model, which takes into account changes of input vectors, not only switching activity factor. All designs were done in UMC 180 CMOS technology.
4
Content available ASIC implementation of high efficiency 8-bit 'OctaLynx' RISC microprocessor
Frankiewicz M., Gał R., Gołda A., Brzozowski I., Kos A.
Prace Instytutu Elektrotechniki
|
2012
|
Z. 260
241-253
EN
The paper presents structure of 8-bit RISC microcontroller with 16-bit address bus called OctaLynx. The processor behavior is described by Verilog hardware description language and was fabricated as ASIC in CMOS LF 0.15 m (1.8 V) technology. Before fabrication FPGA tests were run. The integrated circuit consists of the core and some peripherals (8-bit general purpose input-output ports, timers/counters, USART, SPI).The controller was designed for tests of the dynamic power management systems.
PL
Artykuł prezentuje strukturę 8-bitowego mikrokontrolera typu RISC z 16-bitową magistralą adresową nazwanego OctaLynx. Procesor został zaprojektowany z użyciem języka opisu sprzętu Verilog oraz sfabrykowany jako układ ASIC w technologii CMOS LF 0,15 m (1,8 V). Przed fabrykacją wykonane zostały testy w układzie FPGA. Zbudowany układ scalony składa się z jądra i peryferiów (8-bitowych portów I/O, liczników, SPI, USART). Kontroler przeznaczony jest do testów systemów dynamicznego zarządzania mocą w układzie.
5
Multimedialny bezprzewodowy system alarmowy
Bratek P., Majcherczyk D., Brzozowski I., Kos A.
Elektronika : konstrukcje, technologie, zastosowania
|
2012
|
Vol. 53, nr 11
95-97
PL
Artykuł przedstawia multimedialny bezprzewodowy system alarmowy przesyłający wiadomości graficzne MMS z wykorzystaniem modemu GSM/GPRS. Przedstawiono środowisko sprzętowo-programowe niezbędne do tworzenia wiadomości MMS.
EN
Paper presents a Multimedia Wireless Alarm System transmitting MMS picture messaging using GSM/GPRS modem. Hardware and software environment required to complete the creation of MMS picture message has been described.
6
Automatyczny pomiar pojemności złączowej półprzewodnikowego złącza p-n
Brzozowski I., Wawszczak S., Bratek P., Kos A.
Elektronika : konstrukcje, technologie, zastosowania
|
2012
|
Vol. 53, nr 11
97-101
PL
W artykule przedstawiono automatyczne stanowisko pomiarowe pozwalające na pomiary pojemności złączowej półprzewodnikowych złącz p-n. System pomiarowy został zbudowany w oparciu o standardowe przyrządy laboratoryjne uzupełnione o dedykowany generator pomiarowy, którego projekt i realizacja została opisana. W celu konfiguracji systemu, sterowania pomiarami i archiwizacji danych napisano specjalną aplikację w środowisku LabVIEW.
EN
The paper presents automatic measuring system allowing to measure of junction capacitance of semiconductor p-n junction. The system was build based on standard laboratory equipment supplemented with dedicated measuring generator, which design and realization was described. For the system configuration, controlling of measurements and data acquisition and saving special application in LabVIEW environment was made.
7
Content available remote Low-power logic design based on gate driving way considering interconnections capacitances
Brzozowski I., Kos A.
Przegląd Elektrotechniczny
|
2010
|
R. 86, nr 11a
102-106
EN
This paper presents design method of low-power integrated circuits based on information on primary inputs vectors changes, considering interconnections in real chip. The tested chip was designed in CMOS AMS 0.35�Ým technology. Taking advantage of gate driving way ˇV the reason of a gate switching ˇV two-level logic functions were synthesized. Previously developed design methods for low power synthesis have been modified. Now interconnection capacitance is evaluated and taken into consideration during logic synthesis. Post layout simulations were done for verification.
PL
W artykule przedstawiono metodę projektowania cyfrowych układów scalonych o obniżonym poborze mocy z uwzględnieniem pojemności pasożytniczej połączeń między bramkami. Wykorzystano informacje o zmianie wektorów wejściowych układu oraz wektorów wejściowych bramek – prawdopodobieństwo sterowania bramki. Zaprojektowano układ scalony w technologii CMOS AMS 0.35.m.
8
Content available remote IDD Current Monitoring Cell for VLSI Systems - Project, Fabrication and Verification
Dziurdzia P., Brzozowski I., Bratek P., Kos A.
Bulletin of the Polish Academy of Sciences. Technical Sciences
|
2003
|
Vol. 51, nr 1
25-30
EN
The work presents an ASIC (Application Specific Integrated Circuit) CMOS cell for IDD current monitoring in VLSI circuits. The cell is to be used in estimation of dissipated power in high density power microstructures. It can be also useful in fault diagnosis in integrated VLSI circuits. The cell is intended to be placed along with a microstructure requiring cooling on the same piece of silicon and its main objective is to control an active heat sink. A design of the IDD current sensor, a physical layout as well as results of simulations are presented. Finally, the post-fabrication testing measurements are included.
9
Content available remote Logic Synthesis Method for Power Dissipation Reduction in Combinational Digital Circuits
Brzozowski I., Kos A.
Bulletin of the Polish Academy of Sciences. Technical Sciences
|
2001
|
vol. 49, nr 4
581-594
EN
In the paper the authors summerise their works on power dissipation reducing in combinational digital VLSI circuits. The reduction is obtained thanks to proper logic synthesis which consists in the decrease of circuit switching activity and is a part of complex multiobjective optimisation. As a consequence, less complicated, smaller, more reliable and faster digital circuits can be designed. The proposed new synthesis method is illustrated with some examples. The benchmark is included.
10
Wzbudzanie i odbiór sygnału swobodnej precesji protonów w ziemskim polu magnetycznym
Wiśniewski B., Szecówka B., Ostrowski J., Brzozowski I.
Elektronika : konstrukcje, technologie, zastosowania
|
1999
|
Vol. 40, nr 1
19-23
PL
Przedstawiono warunki i rozwiązania techniczne zapewniające wzbudzanie powtarzalnego sygnału swobodnej precesji (określanie m. in. stałych T, i T2). Przeanalizowano zakłócenia w odbieranym sygnale podając metody i środki ich redukcji. Zaprezentowano strukturę całego stanowiska (pomiary i obróbka wyników) z uwzględnieniem specyfiki warunków polowych.
EN
The technical conditions and solutions were presented guaranteeing excitation of a repetitive signal of free precession, defining also constant T, and T2. Signal reception interference was analysed, presenting the methodology and means for its reduction. The stand's complete, measurements and processing results, including field specifics was also presented.
first rewind previous Strona / 1 next fast forward last
JavaScript jest wyłączony w Twojej przeglądarce internetowej. Włącz go, a następnie odśwież stronę, aby móc w pełni z niej korzystać.