Wyniki wyszukiwania - BazTech

1

Implementation of the parallel digital processor for image analysis using FPGA technology

Brylski P., Strzelecki M.

Elektronika : konstrukcje, technologie, zastosowania

|

2011

|

Vol. 52, nr 5

68-71

EN

This paper presents the parallel digital processor designed for image analysis. It is implemented in technology. The image processor is designed for image segmentation and other types of analysis like edge detection or noise removal. The processor architecture and modifications of the segmentation algorithm described in this work are aimed to reduction the FPGA resources, namely the area of the image pixel that represents basic image processing unit.

PL

W publikacji przedstawiono implementację w technologii FPGA cyfrowego, równoległego procesora obrazu, przeznaczonego do realizacji wybranych zadań przetwarzania i analizy obrazu takich jak segmentacja, wykrywania krawędzi oraz usuwanie szumu. Przedstawiona architektura procesora oraz modyfikacje algorytmu przedstawione w niniejszym artykule mają na celu zmniejszenie powierzchni struktury FPGA zajmowanego przez układy odpowiadające za przetwarzanie pojedynczego piksela obrazu i konsekwencji ograniczenie zasobów FPGA potrzebnych do realizacji układu.

2

Architecture of image analysis system for implementing parallel digital image processor

Brylski P., Strzelecki M.

Elektronika : konstrukcje, technologie, zastosowania

|

2010

|

Vol. 51, nr 3

90-93

EN

This article describes a new architecture for a parallel, digital image processor which performs several image processing tasks like segmentation, edge detection and noise removal. The architecture and algorithm modifications presented in this paper are aimed for reduction the FPGA area of a pixel, which represents basic image processing unit. The proposed modifications increase functionality of the entire system by enabling different image processing operations based on the region growing methods as well as the possibility of communication with device via Internet protocols.

PL

W artykule opisano nową architekturę równoległego, cyfrowego procesora obrazu, zdolnego do realizacji kilku zadań przetwarzania takich jak segmentacja, wykrywania krawędzi oraz usuwanie szumu. Architektura i modyfikacje algorytmu przedstawione w niniejszym dokumencie mają na celu zmniejszenie obszaru układu FPGA zajmowanego przez pojedynczy piksel, stanowiący podstawową jednostkę przetwarzania obrazu. Proponowane modyfikacje zwiększają funkcjonalność całego systemu, pozwalają na realizację różnych operacji przetwarzania obrazu bazujących na metodzie rozrostu obszaru, jak również umożliwiają komunikację się z urządzeniem za pomocą protokołów internetowych.

3

Digital network of labelled nodes for image processing

Brylski P., Strzelecki M.

Elektronika : konstrukcje, technologie, zastosowania

|

2009

|

Vol. 50, nr 3

46-50

EN

This paper proposes a digital image processor able to perform several image processing operations like image segmentation, edge detection and noise removal. This circuit is a digital realization of synchronized oscillators network. Properties of digital processor will be compared and discussed with analogue network chip. Functional simulatipn of processor IP Core during segmentation of sample binary image will be also presented.

PL

Artykuł przedstawia koncepcję cyfrowego procesora graficznego zdolnego do realizacji kilku operacji takich jak segmentacja obrazu, detekcja krawędzi oraz redukcja szumów. Układ ten stanowi realizację Sieci Synchronizowanych Oscylatorów (SSO) w technice cyfrowej. Cechy zaproponowanego układu zostały porównane z analogową implementacją sieci SSO. W artykule zawarto również symulację funkcjonalną IP Core opracowanego procesora podczas segmentacji przykładowego obrazu binarnego.