PL
 |
EN
Preferencje help
Polish version English version Język
Widoczny [Schowaj] Abstrakt
Liczba wyników

Znaleziono wyników: 24

Liczba wyników na stronie
first rewind previous Strona / 2 next fast forward last
Wyniki wyszukiwania
help Sortuj według:

help Ogranicz wyniki do:
first rewind previous Strona / 2 next fast forward last
1
Content available remote Multiple output second-generation current conveyor utilizing high frequency output stage
Pankiewicz B.
Przegląd Elektrotechniczny
|
2017
|
R. 93, nr 8
43--45
EN
In this paper a multiple output second-generation current conveyor (MOCCII) is presented. The main advantage of the proposed general circuit architecture over a typical structure, well known in the literature, is the use of a high passband multiple output current amplifier block instead of cascaded current mirrors. It gives similar frequency responses for all the outputs of the current conveyor and also maintains simplicity of the whole circuit. As an example, a detailed design of the MOCCII in 350nm CMOS process is presented. The conveyor consumes only 135A from 3.3V power supply and exhibits over 120MHz of 3dB passbands for both positive and negative outputs.
PL
W artykule przedstawiono koncepcję układową wielowyjściowego konwejora prądowego drugiej generacji (ang. MOCCII). Jej główną zaletą w stosunku do dotychczas prezentowanych w literaturze jest zastosowanie szerokopasmowego wielowyjściowego wzmacniacza prądowego w miejsce kaskadowych luster prądowych. Zastosowanie tego wzmacniacza daje dobre i podobne właściwości częstotliwościowe wszystkich wyjść konwejora zachowując równocześnie prostotę układu. Jako przykład aplikacyjny przedstawiono szczegółowy projekt układu MOCCII w technologii AMS CMOS 350 nm. Finalny konwejor zużywa tylko 135 A prądu ze źródła zasilania 3,3 V i ma pasmo 3 dB o częstotliwościach ponad 120 MHz zarówno dla wyjść dodatnich jak i ujemnych.
2
Content available Programmable Input Mode Instrumentation Amplifier Using Multiple Output Current Conveyors
Pankiewicz B.
Metrology and Measurement Systems
|
2017
|
Vol. 24, nr 1
79--89
EN
In this paper a programmable input mode instrumentation amplifier (IA) utilising second generation, multiple output current conveyors and transmission gates is presented. Its main advantage is the ability to choose a voltage or current mode of inputs by setting the voltage of two configuration nodes. The presented IA is prepared as an integrated circuit block to be used alone or as a sub-block in a microcontroller or in a field programmable gate array (FPGA), which shall condition analogue signals to be next converted by an analogue-to-digital converter (ADC). IA is designed in AMS 0.35 µm CMOS technology and the power supply is 3.3 V; the power consumption is approximately 9.1 mW. A linear input range in the voltage mode reaches ± 1.68 V or ± 250 µA in current mode. A passband of the IA is above 11 MHz. The amplifier works in class A, so its current supply is almost constant and does not cause noise disturbing nearby working precision analogue circuits.
3
Akcelerator predykcji wewnątrzramkowej H.264 do kompresji obrazu w sensorach wizyjnych
Kłosowski M., Pankiewicz B., Wójcikowski M.
Elektronika : konstrukcje, technologie, zastosowania
|
2016
|
Vol. 57, nr 10
43--46
PL
W komunikacie przedstawiono konfigurowalny cyfrowy akcelerator predykcji wewnątrzramkowej przeznaczony dla enkodera wideo standardu H.264. Akcelerator realizuje predykcję typu „intra” dla makrobloków luminancji o wymiarach 4×4 i 16×16. Akcelerator wstępnie zaimplementowano w układzie FPGA, gdzie został on pomyślnie zweryfikowany, a następnie zaimplementowano go w układzie ASIC w technologii UMC 90 nm. Szczegółowe wyniki testów akceleratora ASIC zostały porównane z innymi dostępnymi w literaturze. Funkcjonalność akceleratora została szczegółowo opisana w komunikacie. System testujący został zoptymalizowany do współpracy z programem x.264 pracującym pod kontrolą systemu operacyjnego Linux i jest przeznaczony do sprzętowej akceleracji kompresji wideo w standardzie HD. Ze względu na niewielki pobór mocy oraz małą powierzchnię rdzenia opisany akcelerator może łatwo zostać zintegrowany z sensorem wizyjnym.
EN
In the paper a customizable digital intra-prediction accelerator for the H.264 video compression encoder has been described. The accelerator performs 4×4 and 16×16 luma macroblock prediction. The accelerator was initially implemented in the FPGA, where it has been successfully verified and then it has been implemented in an ASIC using the 90 nm UMC technology. Detailed test results of the accelerator ASIC were compared to other results available in the literature. Functionality of the accelerator has been described in detail in the paper. The testing system has been optimized for easy integration with the x.264 encoder software running under Linux OS and is devoted to accelerate HD video compression. Due to the low power consumption and a small area of the core described accelerator can be easily integrated with the video sensor.
4
Content available Multiple output CMOS current amplifier
Pankiewicz B.
Bulletin of the Polish Academy of Sciences. Technical Sciences
|
2016
|
Vol. 64, nr 2
301--306
EN
In this paper the multiple output current amplifier basic cell is proposed. The triple output current mirror and current follower circuit are described in detail. The cell consists of a split nMOS differential pair and accompanying biasing current sources. It is suitable for low voltage operation and exhibits highly linear DC response. Through cell devices scaling, not only unity, but also any current gains are achievable. As examples, a current amplifier and bandpass biquad section designed in CMOS TSMC 90nm technology are presented. The current amplifier is powered from a 1.2V supply. MOS transistors scaling was chosen to obtain output gains equal to -2, 1 and 2. Simulated real gains are -1.941, 0.966 and 1.932 respectively. The 3dB passband obtained is above 20MHz, while current consumption is independent of input and output currents and is only 7.77μA. The bandpass biquad section utilises the previously presented amplifier, two capacitors and one resistor, and has a Q factor equal to 4 and pole frequency equal to 100 kHz.
5
Content available remote Akcelerator transformacji DCT do kompresji obrazu w sensorach wizyjnych
Kłosowski M., Pankiewicz B., Wójcikowski M.
Przegląd Elektrotechniczny
|
2015
|
R. 91, nr 9
97-100
PL
W komunikacie przedstawiono konfigurowalny cyfrowy akcelerator transformacji DCT przeznaczony dla enkodera wideo standardu H.264. Akcelerator realizuje także odwrotną transformację DCT oraz kwantyzację i dekwantyzację. Akcelerator początkowo zaimplementowano w układzie FPGA. Został on pomyślnie zweryfikowany, a następnie zaimplementowany w układzie ASIC w technologii UMC 90 nm. Szczegółowe wyniki testów akceleratora ASIC zostały porównane z innymi dostępnymi w literaturze. Funkcjonalność akceleratora została szczegółowo opisana w komunikacie. System testujący został zoptymalizowany do współpracy z programem x.264 pracującym pod kontrolą systemu Linux i jest przeznaczony do sprzętowego wspierania kompresji wideo w standardzie HD. Ze względu na niewielki pobór mocy oraz małą powierzchnię rdzenia opisany akcelerator może łatwo zostać zintegrowany z sensorem wizyjnym.
EN
In the paper a customizable digital Discrete Cosine Transform accelerator for the H.264 video compression standard has been described. The accelerator also performs the inverse DCT, quantization and dequantization. The accelerator was initially implemented in the FPGA. It has been successfully verified, then implemented in an ASIC using the 90 nm UMC technology. Detailed test results of the accelerator ASIC were compared to other results available in the literature. Functionality of the accelerator has been described in detail in the paper. The testing system has been optimized for easy integration with the x.264 encoder software running under Linux OS and is devoted to accelerate HD video compression. Due to the low power consumption and a small area of the core described accelerator can be easily integrated with the video sensor.
6
Content available remote Cyfrowy akcelerator wybranych modułów standardu kompresji wideo H.264
Kłosowski M., Pankiewicz B., Wójcikowski M.
Przegląd Elektrotechniczny
|
2014
|
R. 90, nr 9
54-57
PL
W artykule przedstawiono konfigurowalny cyfrowy akcelerator estymacji ruchu przeznaczony dla enkodera wideo standardu H.264. Akcelerator został zaimplementowany w technologii FPGA oraz w układzie ASIC w technologii UMC 90 nm. Obie implementacje zostały zweryfikowane, a szczegółowe wyniki pomiarów akceleratora ASIC zostały porównane z innymi dostępnymi w literaturze propozycjami. System został zoptymalizowany do współpracy z oprogramowaniem x.264 i jest przeznaczony do sprzętowego wspierania kompresji wideo.
EN
In the paper a configurable digital motion estimation accelerator for H.264 video compression standard has been described. The accelerator has been implemented in the FPGA and then in the ASIC using the 90 nm UMC technology. These two implementations were successfully verified. Detailed measurement results have been compared with results presented in some papers in the topic of video compression. The system has been optimized for easy integration with x.264 encoder software and is devoted to accelerate video compression.
7
Content available Bulk linearized CMOS differential pair transconductor for continuous-time OTA-C filter design
Pankiewicz B., Szczepański S., Wójcikowski M.
Bulletin of the Polish Academy of Sciences. Technical Sciences
|
2014
|
Vol. 62, nr 1
77--84
EN
In this paper, the MOS differential pair driven simultaneously from gates and bulk terminals is described. An approximated analytical solution of the voltage to current transfer function has been found for the proposed circuit. Four possible combinations of gate and bulk connections of the input signal are presented. Basing on the configuration giving the best linearity, the operational transconductance amplifier (OTA) has been designed and compared, by computer simulations, to the amplifier utilizing the gate driven classic MOS pair. 3rd order filters using the OTAs with linearized and simple MOS pair have been designed and the resulting parameters have been compared. Linearization through the presented simultaneous use of gate and bulk terminals seems to be useful for low voltage applications.
8
Content available remote ASIC Design Example of Complex SoC with FPGA Prototyping
Wójcikowski M., Pankiewicz B.
Przegląd Elektrotechniczny
|
2013
|
R. 89, nr 10
156-158
EN
The paper presents an example of the System on a Chip design, where the FPGA prototyping has been used. Two FPGA prototypes have been realized. The first FPGA prototype uses AVNET board containing Xilinx Virtex4 device accompanied by custom board with required devices. The second FPGA prototype has been built using the custom PCB with Xilinx Virtex-4 XC4VLX60 FPGA accompanied by all needed external components. The final system contains the custom UMC CMOS 130nm ASIC, designed from the FPGA prototypes.
PL
W artykule przedstawiono przykład projektu złożonego cyfrowego układu scalonego z wykorzystaniem prototypowania z użyciem układów FPGA. Wykonano dwa prototypy FPGA. Pierwszy z nich bazuje na gotowej płytce ewaluacyjnej zawierającej układ Xilinx Virtex-4, do której zaprojektowano dodatkową płytkę drukowaną. Drugi prototyp zawiera układ FPGA Xilinx XC4VLX60 wraz ze wszystkimi niezbędnymi komponentami. Końcowy projekt systemu zawiera układ ASIC wykonany w technologii CMOS 130nm firmy UMC.
9
Content available FPGA and ASIC implementation of the algorithm for traffic monitoring in urban areas
Szczepański S., Wójcikowski M., Pankiewicz B., Kłosowski M., Żaglewski R.
Bulletin of the Polish Academy of Sciences. Technical Sciences
|
2011
|
Vol. 59, nr 2
137-140
EN
This paper describes the idea and the implementation of the image detection algorithm, that can be used in integrated sensor networks for environment and traffic monitoring in urban areas. The algorithm is dedicated to the extraction of moving vehicles from real-time camera images for the evaluation of traffic parameters, such as the number of vehicles, their direction of movement and their approximate speed. The authors, apart from the careful selection of particular steps of the algorithm towards hardware implementation, also proposed novel improvements, resulting in increasing the robustness and the efficiency. A single, stationary, monochrome camera is used, simple shadow and highlight elimination is performed. The occlusions are not taken into account, due to placing the camera at a location high above the road. The algorithm is designed and implemented in pipelined hardware, therefore high frame-rate efficiency has been achieved. The algorithm has been implemented and tested in FPGA and ASIC.
10
Design of high frequency OTA in 130 nm CMOS technology with single 1.2 V power supply
Pankiewicz B., Madej M.
Zeszyty Naukowe Wydziału ETI Politechniki Gdańskiej. Technologie Informacyjne
|
2010
|
T. 18
403-408
EN
In this paper, a CMOS operational transconductance amplifier (OTA) for low power supply voltage and VHF continuous time filtering applications is described. The input stage of the proposed circuit is based on CMOS inverters. The transconductance of OTA is tuned using the bulk effect of transistors. A tuning circuit is also discussed. A good frequency behavior of the described OTA is obtained due to the lack of internal nodes. In order to enhance a DC voltage gain of the open loop OTA, a negative resistance circuit is employed. This circuit is also tuned. The proposed amplifier was designed and simulated using the UMC (United Microelectronic Corp., Taiwan) 130 nm process with the 1.2 V supply voltage. The OTA was used in the application of a third order Gm - C elliptic filter. SPECTRE simulation results show the cutoff frequency of about 800 MHz and the THD less than - 40 dB for the output voltage up to 0.5 Vpp.
PL
W artykule przedstawiono wzmacniacz transkonduktancyjny OTA zasilany niskim napięciem i przeznaczony do użycia w filtrach czasu ciągłego w zakresie wysokich częstotliwości przetwarzanych sygnałów. Stopień wejściowy zbudowany jest w oparciu o inwertery CMOS. Wartość transkonduktancji wzmacniacza jest przestrajana z wykorzystaniem efektu podłożowego tranzystorów. Omówiono również układ dostrajania wzmacniacza. Brak wewnętrznych węzłów zapewnia dobre charakterystyki częstotliwościowe wzmacniacza. W celu osiągnięcia wysokiego wzmocnienia napięciowego, stopień wejściowy wzmacniacza został obciążony układem o ujemnej rezystancji. Opisany układ zaprojektowano oraz wykonano symulacje po ekstrakcji topografii z użyciem technologii UMC (United Microelectronic Corp., Taiwan) 130 nm przy napięciu zasilania 1,2 V. Jako przykład zastosowania wzmacniacza zaprojektowano dolnoprzepustowy filtr eliptyczny trzeciego rzędu. Symulacje z użyciem oprogramowania SPECTRE wykazały częstotliwość odcięcia równą 800 MHz i zniekształcenia THD wynoszące mniej niż -40 dB dla napięcia wyjściowego o wartości 0,5 Vpp.
11
Sprzętowo-programowa analiza obrazu otrzymanego z detektora obiektów ruchomych
Pankiewicz B., Wójcikowski M., Żaglewski R.
Elektronika : konstrukcje, technologie, zastosowania
|
2010
|
Vol. 51, nr 2
119-122
PL
W artykule przedstawiono budowę wewnętrzną oraz zasadę działania sprzętowo-programowego bloku realizującego analizę danych z obrazowego detektora ruchu. System zrealizowano za pomocą 2 identycznych procesorów 8-bitowych pracujących synchronicznie, jednego 32-bitowego procesora typu BA12 [4] oraz zestawu tablic pamięci. Algorytm analizy obrazu jest dwuetapowy. W pierwszym etapie następuje transformacja geometryczna umożliwiająca w przyszłości analizę odległości, wielkości i prędkości wykrytych obiektów. Drugi etap jest typowym indeksowaniem wykrytych obiektów. System został wykonany praktycznie z wykorzystaniem układu FPGA i potwierdza prawidłowość działania zaproponowanego rozwiązania.
EN
In the paper the structure and operation of hardware-software block for data analysis FROM image detector is presented. The system consists of 2 identical 8-bit custom processors working synchronously, single 32-bit processor BA12 [4] and the set of memory tables. The algorithm is composed of two phases. In the first phase, the geometrical transformation needed for distance and size measuring of the detected objects is calculated. During the second phase, the detected objects are indexed. The system has been practically realized using FPGA and works correctly, which confirms the correctness of the proposed idea.
12
Content available remote Układ wspomagania sterowania maksimum mocy modułów fotowoltaicznych
Pankiewicz B.
Przegląd Elektrotechniczny
|
2009
|
R. 85, nr 11
199-202
PL
W artykule przedstawiono układ wspomagania sterowania mocą pobieraną z modułu fotowoltaicznego. Na wstępie przedstawiono i omówiono model ogniwa fotowoltaicznego. Następnie, bazując na właściwościach modułów fotowoltaicznych zaproponowano układ wspomagający system mikrokontrolera w sterowaniu przetwornicą impulsową DC/DC. W części końcowej przedstawiono wstępne wyniki pomiarów wykonanego układu prototypowego. Badany układ prototypowy zawiera przetwornicą impulsową zasilaną z modułu fotowoltaicznego, sterowaną mikrokontrolerem ATmega1280 poprzez przebieg PWM i wspomaganą w stabilizacji punktu maksimum mocy zaproponowanym układem stabilizacji napięcia.
EN
The circuit for photovoltaic module power maximization is presented. First, the major properties of a solar cell are investigated. Next, basing on solar cell properties, the circuit for maximization of power generated by solar photovoltaic module is proposed. At the end of the paper, the sample results of the test power supply unit measurements are presented. The prototype of the power supply unit consists of the DC/DC converter and the proposed circuit for power maximization. The module is controlled by PWM wave generated by ATmega1280 microcontroller.
13
Programowalny zlinearyzowany wzmacniacz transkonduktacyjny CMOS
Szczepański S., Pankiewicz B., Kozieł S.
Zeszyty Naukowe Wydziału ETI Politechniki Gdańskiej. Technologie Informacyjne
|
2008
|
T. 15
225-230
PL
W artykule przedstawiono metodę linearyzacji wzmacniacza transkonduktancyjnego CMOS wykorzystującą sprzężenie w przód. Zaproponowany wzmacniacz składa się ze wzmacniaczy różnicowych MOS oraz rezystora służącego jako odniesienie. W rezultacie otrzymujemy efektywną metodę linearyzacji charakterystyk przejściowych wzmacniacza transkonduktancyjnego. Programowanie wartości transkonduktancji wzmacniacza realizowane jest z zastosowaniem techniki programowalnych luster prądowych. Symulacje elektryczne przy użyciu pakietu SPICE dla technologii AMS CMOS 0.35[mi]m i zasilaniu pojedynczym napięciem 3V dają zniekształcenia THD przetwarzanego sygnału o wartości międzyszczytowej 1Vpp mniejsze niż -35.8dB dla zmian temperatur pracy od -30°C do +90°C. Zakres liniowej pracy wynikowego wzmacniacza jest szerszy niż stosowanych do jego budowy par MOS. Pobór mocy wynosi 0.76mW.
EN
In this paper, a feed forward linearization method for programmable CMOS Transconductance Operational Amplifier (OTA) is described. The proposed circuit technique is developed using simple source-coupled differential pair transconductors and linear reference resistor (R). As a result, an efficient linearization of a transfer characteristic of the OTA is obtained. The gm - programmability of the developed OTA was obtained using a programmable current mirror array technique. SPICE simulations show that for 0.35 [mi]m AMS CMOS process with a single +3 V power supply, total harmonic distortion (THD) at 1Vpp and temperature range from -30°C to +90°C is less than -35.8dB. Moreover the input voltage range of linear operation is increased. rower consumption of the linearized OTA circuit is 0.76 mW.
14
System scentralizowanego monitoringu rozproszonych procesów pomiarowo-badawczych
Szczepański S., Pankiewicz B.
Elektronika : konstrukcje, technologie, zastosowania
|
2008
|
Vol. 49, nr 11
207-209
PL
W pracy zaprezentowano system akwizycji danych i zdalnego dostępu do wyników pomiarów dla rozproszonych procesów pomiarowo-badawczych. Opracowane rozwiązanie zawiera wiele zawierających mikrokontrolery układów, wyposażonych w moduły radiowe i zaprojektowane tak, aby mogły pełnić różne zadania pomiarowo-diagnostyczne. Główny moduł może drogą radiową od każdego modułu odbierać kluczowe parametry procesu i przesyłać je do serwera. Opracowane oprogramowanie komputerowe gromadzi przesyłane dane i dokonuje ich analizy i w przypadku, gdy dany proces nie przebiega prawidłowo (miała miejsce usterka) - wysyła sygnał alarmowy. Funkcja ta pozwala zapobiec uszkodzeniu czy zniszczeniu stanowiska pomiarowego lub też obiektu badanego. Co więcej, istotne parametry procesów mogą być monitorowane za pośrednictwem Internetu. Możliwość zmian programowych i konfiguracyjnych modułów wykonawczych pozwala na stosowanie prezentowanego systemu w różnych aplikacjach.
EN
In this article we present a data acquisition and remote data access system for distributed test and measurement processes. Developed solution contains several microcontroller - based devices with radio modules designed for multi-purpose measurement and test control tasks. The main module can receive crucial process information (data) from every module by radio link, and transfer it to the server. Developed PC software gathers the data and decides to send alarm information if any process runs out of defined values (due to failure). This particular feature allows to protect the test equipment and DUT (Device Under Test) against serious damages. Moreover, remote crucial test parameters can be checked via Internet (webpage). The hardware and software flexibility of the test control and measurement devices allows to implement the system in various applications.
15
Programowalny zlinearyzowany wejściowy stopień wzmacniacza transkonduktancyjnego CMOS
Szczepański S., Pankiewicz B.
Elektronika : konstrukcje, technologie, zastosowania
|
2008
|
Vol. 49, nr 11
202-203
PL
W artykule przedstawiono zlinearyzowany wejściowy stopień wzmacniacza transkonduktancyjnego CMOS. W jego skład wchodzi para różnicowa, prosty jednostopniowy wzmacniacz operacyjny o szerokim paśmie oraz rezystor. Elementy te pracują objęte pętlą ujemnego sprzężenia zwrotnego a linearyzacja osiągana jest przez powielenie liniowych charakterystyk rezystora. W rezultacie otrzymujemy wejściowy stopień wzmacniacza transkonduktancyjnego charakteryzujący się bardzo dobrą liniowością, szerokim pasmem przetwarzanych sygnałów oraz możliwością kompensacji charakterystyk częstotliwościowych poprzez manipulacje dodatkowymi pojemnościami kompensującymi. Przez modyfikację polegającą na użyciu dwóch stopni odpowiednio ze sobą połączonych można uzyskać wzmacniacz całkowicie różnicowy. Zastosowanie kluczy z tranzystorów MOS i zestawu rezystorów umożliwia wykonanie stopnia z programowalną cyfrowo wartością uzyskiwanej transkonduktancji.
EN
In this paper a linearized input stage of CMOS transconductance amplifier is presented. The proposed circuit technique is developed using simple source-coupled differential pair transconductors, a feedback-loop amplifier for transconductance (gm) linearization and a linear reference resistor (R). As a result, an efficient linearization of a transfer characteristic of the OTA is obtained. Additionally presented stage has wide bandwidth and capability for compensation of frequency resonses by means of extra capacitors. Afully differential stage can be also obtained by proper connection of two identical single input stages. Programmability of transconductance value is obtained by means of MOS switches and matrix of resistors.
16
Comparison of software and hardware realization of AES cryptographic algorithm
Wójcikowski M., Pankiewicz B.
Zeszyty Naukowe Wydziału ETI Politechniki Gdańskiej. Technologie Informacyjne
|
2007
|
T. 14
589-592
EN
In this paper hardware and software realization of direct and inverse AES cryptographic algorithm is presented. Both implementations were made using the Virtex-II FPGA and were practically tested. As the criteria of comparison, the resource utilization, achieved performance and power dissipation were chosen. Hardware realization increases throughput of conversion about 190 times over software implementation and decreases the energy required to process one data packet about 80 times, while resource utilization is about five times greater.
PL
W artykule przedstawiono sprzętowe i programowe realizacje prostego i odwrotnego algorytmu AES. Wszystkie realizacje zostały przetestowane praktycznie na płytkach prototypowych z układami FPGA XILINX Virtex-II. Jako kryteria porównawcze poszczególnych realizacji użyto zajętość zasobów sprzętowych, traconą moc oraz uzyskaną wydajność. Uzyskano około 190 razy wyższą wydajność szyfrowania sprzętowego w stosunku do programowego oraz około 80 razy mniejsze zużycie energii niezbędne do przetworzenia pojedynczego słowa 128 bitowego. Zużycie zasobów w realizacji sprzętowej jest około pięciokrotnie większe niż w realizacji programowej.
17
Analiza parametrów ruchu samochodu w czasie wypadku, za pomocą różnych modeli stosowanych zazwyczaj przez rzeczoznawców przy opracowywaniu opinii dla organ ów wymiaru sprawiedliwości
Momot W., Pankiewicz B.
Zeszyty Naukowe Politechniki Świętokrzyskiej. Mechanika
|
2006
|
Z. 84
265-276
PL
Artykuł zawiera próbę porównania parametrów wypadku za pomocą różnych modeli, ocenę przydatności modeli do opisu sytuacji drogowych oraz wnioski dotyczące kryteriów doboru modeli i oceny sytuacji drogowej przy małej ilości danych z miejsca wypadku. W niniejszym artykule opisano przykładowe rozwiązania zmieniające organizację ruchu drogowego na wybranych węzłach drogowych, wpływające na zmniejszenie liczby zdarzeń drogowych oraz po-prawę płynności ruchu.
EN
Elaboration contains attempt of accident parameters comparison by means various models estimation of usefulness of the models to description of road situation and conclusions related to criterion of models selection.
18
Content available Maksymalny błąd oszacowania prędkości pojazdów uczestniczących w wypadkach drogowych wyznaczonej różnymi metodami
Pankiewicz B., Waśko S.
Biuletyn Wojskowej Akademii Technicznej
|
2006
|
Vol. 55, nr 3
195-209
PL
W artykule przedstawiono maksymalne wartości błędu, obliczone metodą różniczki zupełnej, oszacowania prędkości pojazdów uczestniczących w wypadkach drogowych wyznaczonej przy wykorzystaniu różnych modeli matematycznych.
EN
The paper presents the maximum values of errors, of calculated speeds of vehicles involced in traffic accidents. The speeds were calculated using different mathematical models.
19
Układ bezpośredniej syntezy czfstotliwości DDFS o obniżonym poborze mocy
Perycz-Szczepański M., Pankiewicz B.
Zeszyty Naukowe Wydziału ETI Politechniki Gdańskiej. Technologie Informacyjne
|
2005
|
T. 8
825-832
PL
W artykule zaprezentowano koncepcję układu bezpośredniej syntezy częstotliwości DDFS (ang. Direct Digital Frequency Synthesizer) opartego o aproksymację wielomianową. Proponowany układ zamiany fazy na sinus wykorzystuje jedynie analogowe funktory, tj. mnożniki oraz wzmacniacze operacyjne. Skutkuje to znaczącym obniżeniem poboru mocy oraz zmniejszeniem powierzchni układu w stosunku do rozwiązań wykorzystujących jedynie komponenty cyfrowe. Zastosowanie wysoce liniowych funktorów analogowych oraz precyzyjne zrealizowanie współczynników wielomianu w układzie scalonym zagwarantuje również dużą czystość widmową generowanego przebiegu.
EN
A Direct Digital Frequency Synthesizer (DDFS) architecture based on polynomial approximation is presented. The phase-to-sine circuit exploits analog components such as multipliers and Operational Amplifiers (OPAMPs). That results in very little power consumption and significant silicon area reduction in comparison to solutions based on digital components only. The obtained purity of the output signal is 150dB. Applying the worst case analysis for +-3% mismatch of polynomial coefficients shows that spurs are at least 71.5dB below the fundamental.
20
Rezystor aktywny CMOS oraz jego zastosowanie do budowy wzmacniacza transkonduktancyjnego
Pankiewicz B., Solecki M.
Zeszyty Naukowe Wydziału ETI Politechniki Gdańskiej. Technologie Informacyjne
|
2004
|
T. 5
851-857
PL
Rezystory aktywne są szeroko stosowane w układach analogowych. Jednym z bardzo ważnych zastosowań jest ich użycie jako elementu linearyzującego stałoprądowe charakterystyki przejściowe wzmacniacza różnicowego wykonanego w postaci pary tranzystorów MOS. W niniejszym artykule przedstawiono w pełni różnicowy, aktywny rezystor MOS. Składa się on z dwóch tranzystorów MOS oraz dwóch nieuziemionych źródeł napięciowych. Jako wykorzystanie rezystora przedstawiono zlinearyzowany wzmacniacz transkonduktancyjny OTA (ang. Operational Transconductance Amplifier). Wymienione układy zostały zaprojektowane jak również fizycznie wykonane w technologii AMS CMOS 0,8 [mi]m. W pracy przedstawiono opis teoretyczny, wynik symulacji komputerowych jak również wyniki pomiarowe układu prototypowego.
EN
Active MOS resistors are widely used especially in analogue circuits. One of the very important application of such element is the linearisation of transfer characteristics of transconductance amplifiers built of differential MOS pairs [1,2]. In this paper a differential active MOS resistor is developed. It consists of two MOS devices and two f1oating voltage sources. As an application, a fully differential operational transconductance amplifier is presented (OTA). The proposed OTA circuit was designed and fabricated using the O.8 [mi]m CMOS process (CYE AMS). Theoretical, simulation and measurement results are presented and compared.
first rewind previous Strona / 2 next fast forward last
JavaScript jest wyłączony w Twojej przeglądarce internetowej. Włącz go, a następnie odśwież stronę, aby móc w pełni z niej korzystać.