Wyniki wyszukiwania - BazTech

Ograniczanie wyników

Znaleziono wyników: 2

Liczba wyników na stronie

Wyniki wyszukiwania

Sortuj według:

Ogranicz wyniki do:

Realizacja w układach FPGA jednostek operacyjnych działających w arytmetyce ułamkowej

Maslennikov O., Maslennikova N., Pawłowski P., Khadzhynov W., Sergyienko A.

Elektronika : konstrukcje, technologie, zastosowania

2007

Vol. 48, nr 11

34-36

Zaproponowano wykorzystanie arytmetyki ułamkowej w jednostkach operacyjnych układów typu system-on-chip, implementowanych w nowoczesnych układach FPGA. Pozwala to na redukcję złożoności sprzętowej jednostek arytmetyczno-logicznych w porównaniu z podobnymi jednostkami arytmetycznymi pracującymi z liczbami stałoprzecinkowymi i zmiennoprzecinkowymi o tej samej precyzji. Jako przykład zaproponowano projekt 35-bitowej jednostki arytmetyki ułamkowej, która jest przeznaczona do wykonywania operacji dodawania, mnożenia, dzielenia, mnożenia z dodawaniem i dzielenia z dodawaniem. Architektura zaproponowanej jednostki arytmetycznej jest dostosowana do wewnętrznej struktury rekonfigurowalnych platform firmy Xilinx (jak Virtex II lub Virtex 4), dlatego jej złożoność sprzętowa jest do 4,5 razy mniejsza w porównaniu z podobnymi jednostkami arytmetyki zmiennoprzecinkowej.

In this paper, use of the rational fraction arithmetic in the system-on-chip processing units destined for implementation in modern FPGA devices is proposed. This allows reduction the hardware complexity of the arithmetic-logic units in comparison with similar arithmetic units operating with fixed-point or floating-point numbers with the same precision. As an example, in this paper, the project of the 35-bit rational fraction arithmetic unit is proposed, which is destined to perform addition, multiplication, division, multiplication with addition and division with addition operations. The architecture of the proposed arithmetic unit is adapted to the internal structure of the Xilinx reconfigurable platforms (as for instance Virtex II or Virtex 4), therefore its hardware complexity is up to 4,5 times less in comparison with similar floatingpoint arithmetic units.

Modification of the weighted checksum method for deriving fault tolerant versions of the main linear algebra algorithms

Maslennikov O.

Computational Methods in Science and Technology

2002

Vol. 8, nr 1

79-96

The modified weighted checksum method is proposed, which can be used for deriving fault tolerant versions of most linear algebra algorithms. The purposeis the detection and correction of calculation errors occurred due to transient hardware faults duringalgorithm execution. Usingthe proposed method, the fault-tolerant versions of Jordan-Gauss and Faddeeva algorithms are designed. The computational complexity of new algorithms is increased approximately on O(N2) multiply-add operations in comparison with the original algorithms. However, new algorithms enable to detect and to correct a single error in an arbitrary row or column of input datamatrices at the each algorithm step. Hence, it is possible to correct up to N2 and (N2/2 + N bullet P) single errors during realization of whole Jordan-Gauss and Faddeeva algorithms respectively. Finally, the results of experimental verification of the proposed algorithms are represented.