PL
 |
EN
Preferencje help
Polish version English version Język
Widoczny [Schowaj] Abstrakt
Liczba wyników

Znaleziono wyników: 14

Liczba wyników na stronie
first rewind previous Strona / 1 next fast forward last
Wyniki wyszukiwania
help Sortuj według:

help Ogranicz wyniki do:
first rewind previous Strona / 1 next fast forward last
1
Content available A High-Efficient Low-Voltage Rectifier for CMOS Technology
Jendernalik W., Jakusz J., Blakiewicz G., Kłosowski M.
Metrology and Measurement Systems
|
2016
|
Vol. 23, nr 2
261--268
EN
A new configuration of rectifier suiting CMOS technology is presented. The rectifier consists of only two n-channel MOS transistors, two capacitors and two resistors; for this reason it is very favourable in manufacturing in CMOS technology. With these features the rectifier is easy to design and cheap in production. Despite its simplicity, the rectifier has relatively good characteristics, the voltage and power efficiency, and bandwidth greater than 89%, 87%, and 1 GHz, respectively. The performed simulations and measurements of a prototype circuit fully confirmed its correct operation and advantages.
2
Content available Automatic tuning of a resonant circuit in wireless power supply systems for biomedical sensors
Blakiewicz G., Jakusz J., Jendernalik W., Szczepański S.
Bulletin of the Polish Academy of Sciences. Technical Sciences
|
2016
|
Vol. 64, nr 3
641--646
EN
In this paper, a tuning method of a resonant circuit suited for wireless powering of miniature endoscopic capsules is presented and discussed. The method allows for an automatic tuning of the resonant frequency and matching impedance of a full wave rectifier loading the resonant circuit. Thereby, the receiver tunes so as to obtain the highest power efficiency under given conditions of transmission. A prototype receiver for wireless power reception, fabricated in in AMS CMOS 0.35 μm technology, was used to verify correct operation of the proposed tuning. The prototype system produces a stable supply voltage, adjustable in the range of 1.2–1.8 V at a maximum output current of 100–67 mA, which is sufficient to power a typical endoscopic capsule.
3
Content available remote Bezprzewodowe zasilanie sensorów medycznych
Blakiewicz G.
Przegląd Elektrotechniczny
|
2014
|
R. 90, nr 9
12-14
PL
W artykule przedstawiono problematykę bezprzewodowego zasilania miniaturowych sensorów medycznych. Przedyskutowano specyfikę bezprzewodowej transmisji mocy elektrycznej do sensorów, zwracając uwagę na potrzebę stosowania tej formy zasilania oraz na ograniczenia wynikające z limitów gęstości mocy dopuszczalnej dla żywych organizmów, w szczególności dla człowieka. Zaproponowano nowe podejście do bezprzewodowej transmisji mocy wykorzystujące wirujące pole elektromagnetyczne, dzięki któremu eliminuje się część wad i ograniczeń związanych z dotychczas stosowanymi metodami transmisji. Podano szczegóły konstrukcji i wyniki pomiarów modelowego systemu zasilania, w którym osiągnięto transmisję mocy w wielkości do 150 mW na odległość do 20 cm.
EN
The article presents the problem of wireless power supply for miniature medical sensors. It is discussed specifics of the wireless transmission of electrical power to the sensors, noting the need for this kind of power supply and the limitations of power density allowed for living organisms, especially for a man. A new approach for wireless power transmission, using a rotating electromagnetic field, is proposed to eliminate some of the disadvantages and limitations of previously used methods of transmission. There are presented the construction details and results of measurement of a power system in which 150mW power is delivered over a distance of 20 cm.
4
Content available remote Pikselowy cyfrowy układ CDS przeznaczony do przetwornika obrazu CMOS
Jakusz J., Kłosowski M., Jendernalik W., Blakiewicz G.
Przegląd Elektrotechniczny
|
2013
|
R. 89, nr 10
83-85
PL
W artykule zaproponowano cyfrowy układ CDS (Correlated Double Sampling) przeznaczony do przetwornika obrazu CMOS. Układ różni się od klasycznych rozwiązań tym, że dwie pamięci przechowujące próbki sygnału wizyjnego zastąpiono jednym licznikiem rewersyjnym. Dzięki tej modyfikacji możliwa jest znaczna redukcja powierzchni układu CDS i umieszczenie go w każdym pikselu przetwornika obrazu CMOS. System został zaprojektowany i przesymulowany w technologii CMOS 180 nm.
EN
In this paper a digital CDS (Correlated Double Sampling) circuit for the CMOS image sensor is proposed. This circuit differs from the conventional solutions in that the two memories, storing video samples, are replaced by a reversible counter. This modification enables a significant reduction in the area and it makes possible to put the CDS in each pixel. The system has been designed and simulated in 180 nm CMOS technology.
5
Content available Analogue CMOS ASICs in image processing systems
Jendernalik W., Blakiewicz G., Handkiewicz A., Melosik M.
Metrology and Measurement Systems
|
2013
|
Vol. 20, nr 4
613--622
EN
In this paper a survey of analog application specific integrated circuits (ASICs) for low-level image processing, called vision chips, is presented. Due to the specific requirements, the vision chips are designed using different architectures best suited to their functions. The main types of the vision chip architectures and their properties are presented and characterized on selected examples of prototype integrated circuits (ICs) fabricated in complementary metal oxide semiconductor (CMOS) technologies. While discussing the vision chip realizations the importance of low-cost, low-power solutions is highlighted, which are increasingly being used in intelligent consumer equipment. Thanks to the great development of the automated design environments and fabrication methods, new, so far unknown applications of the vision chips become possible, as for example disposable endoscopy capsules for photographing the human gastrointestinal tract for the purposes of medical diagnosis.
6
Content available Technique to improve CMRR at high frequencies in CMOS OTA-C filters
Blakiewicz G.
Bulletin of the Polish Academy of Sciences. Technical Sciences
|
2013
|
Vol. 61, nr 3
697--703
EN
In this paper a technique to improve the common-mode rejection ratio (CMRR) at high frequencies in the OTA-C filters is proposed. The technique is applicable to most OTA-C filters using CMOS operational transconductance amplifiers (OTA) based on differential pairs. The presented analysis shows that a significant broadening of CMRR bandwidth can be achieved by using a differential pair with the bodies of transistors connected to AC ground, instead of using a pair with the bodies connected to the sources. The key advantages of the technique are: no increase in power consumption (except for an optional tuning circuit), a small increase of a chip area, a slight modification of the original filter. The simulation results for exemplary OTAs and a low-pass filter, designed in a 0.35 μm CMOS process, show the possibility of broadening the CMRR bandwidth several times.
7
Content available CMOS implementation of an analogue median filter for image processing in real time
Jendernalik W., Jakusz J., Blakiewicz G., Szczepański S.
Bulletin of the Polish Academy of Sciences. Technical Sciences
|
2013
|
Vol. 61, nr 3
725--730
EN
An analogue median filter, realised in a 0.35 μm CMOS technology, is presented in this paper. The key advantages of the filter are: high speed of image processing (50 frames per second), low-power operation (below 1.25 mW under 3.3 V supply) and relatively high accuracy of signal processing. The presented filter is a part of an integrated circuit for image processing (a vision chip), containing: a photo-sensor matrix, a set of analogue pre-processors, and interface circuits. The analysis of the main parameters of the considered median filter is presented. The discussion of important limitations in the operation of the filter due to the restrictions imposed by CMOS technology is also presented.
8
Content available Characteristics of an image sensor with early-vision processing fabricated in standard 0.35 žm CMOS technology
Jendernalik W., Jakusz J., Blakiewicz G., Szczepański S., Piotrowski R.
Metrology and Measurement Systems
|
2012
|
Vol. 19, nr 2
191-202
EN
The article presents measurement results of prototype integrated circuits for acquisition and processing of images in real time. In order to verify a new concept of circuit solutions of analogue image processors, experimental integrated circuits were fabricated. The integrated circuits, designed in a standard 0.35 žm CMOS technology, contain the image sensor and analogue processors that perform low-level convolution-based image processing algorithms. The prototype with a resolution of 32 x 32 pixels allows the acquisition and processing of images at high speed, up to 2000 frames/s. Operation of the prototypes was verified in practice using the developed software and a measurement system based on a FPGA platform.
9
Content available remote Ultra-low power analogue CMOS vision chip
Jakusz J., Jendernalik W., Blakiewicz G., Piotrowski R., Szczepański S.
Przegląd Elektrotechniczny
|
2011
|
R. 87, nr 10
88-91
EN
The paper presents a project and results of testing of an analogue vision chip, which performs low-level convolutional image processing algorithms in real time. The prototype chip is implemented in 0.35 μm CMOS technology, contains SIMD matrix of analogue processing elements of size 64 x 64. The dimensions of the matrix topography is 2.2 mm x 2.2 mm, giving the density of 877 processors per mm2. Matrix dissipates less than 0.4 mW of power under 3.3 V supply and at the speed of image processing 100 frames/s.
PL
W artykule przedstawiono projekt i wyniki badań scalonego analogowego układu wizyjnego, który wykonuje splotowe niskopoziomowe algorytmy przetwarzania obrazu w czasie rzeczywistym. Układ prototypowy został wykonany w technologii CMOS 0,35 μm i zawiera matrycę SIMD procesorów analogowych o rozmiarze 64 x 64. Wymiary topografii matrycy wynoszą 2,2 mm x 2,2 mm, co daje gęstość 877 procesorów na mm2. Matryca pobiera moc mniejszą niż 0,4 mW ze źródła zasilającego 3,3 V przy szybkości przetwarzania obrazów 100 kl/s.
10
Content available CMOS realisation of analogue processor for early vision processing
Jendernalik W., Jakusz J., Blakiewicz G., Piotrowski R., Szczepański S.
Bulletin of the Polish Academy of Sciences. Technical Sciences
|
2011
|
Vol. 59, nr 2
141-147
EN
The architecture concept of a high-speed low-power analogue vision chip, which performs low-level real-time image algorithms is presented. The proof-of-concept prototype vision chip containing 32 �~ 32 photosensor array and 32 analogue processors is fabricated using a 0.35 mikrom CMOS technology. The prototype can be configured to register and process images with very high speed, reaching 2000 frames per second, or achieve very low power consumption, several mikroW. Finally, the experimental results are presented and discussed.
11
Analog multiplier for a Iow-power integrated image sensor
Blakiewicz G.
Elektronika : konstrukcje, technologie, zastosowania
|
2009
|
Vol. 50, nr 12
15-18
EN
This paper presents a new approach to an integrated Iow-power and Iow-cost image sensor design. A matrix multiplier is proposed as a better alternative to known massively parallel architectures. The circuit, although less flexible in number of possible to implement algorithms, characterizes very Iow power consumption and occupied chip area. These features are especially advantageous in implementation of cheap medium- and Iow-resolution sensor networks for continuous area protection.
PL
Artykuł przedstawia nowe podejście do projektowania tanich niskomocowych zintegrowanych sensorów optycznych. W odróżnieniu od wcześniej stosowanych rozwiązań opartych na masowym przetwarzaniu równoległym, zaproponowany mnożnik macierzowy charakteryzuje się korzystniejszymi cechami. Proponowane rozwiązanie, chociaż mniej elastyczne w sensie liczby możliwych do zaimplementowania algorytmów wstępnej obróbki obrazu, cechuje się znaczącą redukcją poboru mocy zasilającej i wymaga wielokrotnie mniejszej powierzchni na strukturze układu scalonego. Wymienione zalety szczególnie predysponują omawiane rozwiązanie układowe do zastosowań w tanich sieciach sensorowych o średniej i niskiej rozdzielczości graficznej służące do ciągłego nadzoru nad chronionym obszarem.
12
Właściwości sterowników przetwornic DC-DC opartych na algorytmach splotowych
Blakiewicz G
Zeszyty Naukowe Wydziału ETI Politechniki Gdańskiej. Technologie Informacyjne
|
2007
|
T. 14
549-556
PL
W pracy przedstawiono wybrane problemy projektowania cyfrowych sterowników przetwornic impulsowych. Szczególny nacisk położono na syntezę umożliwiającą implementację sprzętową kontrolerów w oparciu o tanie technologie CMOS charakteryzujące się znacznymi ograniczeniami na szybkość działania bloków funkcjonalnych. Zaprezentowano symulacje porównawcze właściwości klasycznych korektorów cyfrowych uzyskanych na podstawie prototypu analogowego poddanego dyskretyzacji w czasie opartej na algorytmach całkowania nume-rycznego oraz nowego podejścia, wykorzystującego rekursywne algorytmy obliczania splotu.
EN
The paper presents selected problems of digital correctors design for DC-DC converters. Special emphasis was made on hardware implementation using low cost CMOS technologies having serious limitations on speed of implemented functional blocks. It is presented a comparison of digital correctors achieved by means of the time domain discretization of an analogue prototype using classical algorithms for numerical integration and a new approach based on recursive algorithms for convolution calculation.
13
Zastosowanie rekurencyjnych algorytmów splotowych do symulacji układów impulsowego przetwarzania mocy
Janke W., Pietrenko W., Blakiewicz G.
Elektronika : konstrukcje, technologie, zastosowania
|
2002
|
Vol. 43, nr 6
17-21
PL
W pracy omówiono problemy związane z symulacją w dziedzinie czasów układów impulsowego przetwarzania mocy. Zaproponowano nową metodę opartą na rekurencyjnych półanalitycznych algorytmach splotowych. Przedstawiono właściwości tych algorytmów oraz przykłady symulacji prostych układów mocy. Algorytmy splotowe charakteryzują się bezwzględną stabilnością, dużą dokładnością oraz małą złożonością numeryczną. Z tych powodów proponowana metoda wydaje się być przydatna do symulacji impulsowych układów mocy.
EN
The main problems of time-domain switch-mode power circuits simulation are outlined. A new method of time-domain simulation of such circuit is presented. The method is based on a family of semi-analytical recursive algorithms of convolution. A general simulation method and examples of simulation results for simple switch-mode power circuits are given. Because of absolute stability, high accuracy and low numerical complexity the proposed method seem to by a very convenient for simulation of power circuits.
14
Content available remote Recursive convolution algorithms for time - domain simulation of electronic circuits
Blakiewicz G., Janke W.
Computational Methods in Science and Technology
|
2001
|
Vol. 7, nr 2
91-109
EN
A family of semi-analytical recursive algorithms of convolution calculations as a convenient tool for electronic circuit simulation is described. The formulas defining these algorithms are presented and their numerical performance - accuracy, numerical complexity and stability are analyzed. The main purpose of this paper is to compare the recursive convolution algorithms with the known algorithms of differential equation integration in application to time-domain circuit simulation. In addition, simple examples of simulation are presented. The main advantage of the proposed approach results from the excellent stability performance of recursive convolution algorithms.
first rewind previous Strona / 1 next fast forward last
JavaScript jest wyłączony w Twojej przeglądarce internetowej. Włącz go, a następnie odśwież stronę, aby móc w pełni z niej korzystać.