Wyniki wyszukiwania - BazTech

Ograniczanie wyników

1 2011

Znaleziono wyników: 1

Liczba wyników na stronie

Wyniki wyszukiwania

Wyszukiwano:
w słowach kluczowych: video decoder

Sortuj według:

Ogranicz wyniki do:

Propozycja architektury dekodera arytmetycznego standardu H.264/AVC

Abramowski A., Pastuszak G.

Pomiary Automatyka Kontrola

2011

R. 57, nr 1

49-51

Artykuł przedstawia architekturę binarnego dekodera arytmetycznego standardu H.264/AVC, zdolną do obsługi profilu High. Pozwala ona na dekodowanie w przybliżeniu jednego symbolu w czasie pojedynczego taktu sygnału zegarowego, głównie dzięki modyfikacji kolejności kroków algorytmu oraz wprowadzeniu potokowości w pętli sprzężenia zwrotnego. Architektura została opisana w języku VHDL, a analiza wyników syntezy wskazuje, że umożliwia ona obsługę sekwencji HDTV.

This paper presents a novel architecture of the H.264/AVC binary arithmetic decoder, which conforms to High Profile, including all chroma formats and Macroblock Adaptive Frame/Field coding (MBAFF). It is able to decode almost one symbol per clock cycle, while consuming very limited hardware resources. The main feature of the proposed solution is the parallelization of the feedback loop between the arithmetic decoder core and the context generator, achieved by calculation of two contexts for each possible case in advance and selection of the correct one immediately after the current symbol is available. Some smaller optimizations include the modification of the operation order on the critical path, and the projection of mvd values, allowing economizing the memory usage. The architecture was described in VHDL and realized using TSMC 0.13žm technology. Comparison of the synthesis results and the performance with previous works proves that the proposed architecture maintains the best trade-off between the speed of the video processing and the hardware utilization, while being able to process HDTV in real time.