PL
 |
EN
Preferencje help
Polish version English version Język
Widoczny [Schowaj] Abstrakt
Liczba wyników

Znaleziono wyników: 5

Liczba wyników na stronie
first rewind previous Strona / 1 next fast forward last
Wyniki wyszukiwania
Wyszukiwano:
w słowach kluczowych:  układy analogowe CMOS
help Sortuj według:

help Ogranicz wyniki do:
first rewind previous Strona / 1 next fast forward last
1
Content available Versatile low-output-resistance low-voltage current-to-voltage analog converter
Wojtyna R.
International Journal of Microelectronics and Computer Science
|
2016
|
Vol. 7, nr 2
73--78
EN
The paper presents a simple low-voltage transresistor attractive for on-chip analog-signal-processing. The proposed circuit offers not only an almost rail-to-rail operation and quite good linearity of DC transfer characteristic but also reasonably low value of its output resistance. This enables a voltage mode operation even if the transresistor is loaded by a not necessarily very high loading resistance. The obtained result is due to adding to the transresistor-input-stage a simple rail-to-rail voltage follower. The presented solution is an original proposal of the author. Input stage of the transresistor is built of only 4 MOS transistors and creates a simple quasi-linear current-to-voltage convertor. Output stage of it is built of 9 MOS transistors, plays a role of a very precise atypical voltage follower. In respect of simplicity and headroom, the proposed follower is better than conventional OA-based voltage followers. Preliminary simulation results are in a good agreement with the theory presented.
2
Content available Cascode amplifiers with low-gain variability and gain enhancement using a body-biasing technique
Pereira N, Oliveira L. B., Goes J., Oliveira J. P.
International Journal of Microelectronics and Computer Science
|
2013
|
Vol. 4, nr 3
98--102
EN
This paper presents a simple circuit technique to reduce gain variability with PVT variations in cascode amplifiers using a body-biasing scheme, while enhancing the overall gain of the amplifier. Simulation results of a standard telescopic-cascode amplifier, in two different nanoscale CMOS technologies (130 nm and 65 nm) show that the proposed compensated circuit amplifier exhibits a (DC) gain variability smaller (below ± 0.5 dB) than the original (uncompensated) circuit, while reaching a gain enhancement of about 3 dB. The required auxiliary biasing circuit dissipates around 5% of the main amplifier circuit.
3
Content available remote Regulowany Multiplikator Pojemności w Technologii CMOS
Kulej T.
Przegląd Elektrotechniczny
|
2012
|
R. 88, nr 1b
227-230
PL
W pracy przedstawiono nowe rozwiązanie regulowanego multiplikatora pojemności w technologii CMOS 50nm. Prezentowany układ charakteryzuje się bardzo małą wartością napięcia zasilania (0,5V) i mocy rozpraszanej (22nW-213nW). Układ umożliwia multiplikację pojemności w zakresie 5-100 razy, przy zachowaniu odpowiednio dobrych parametrów układowych takich jak dynamika, prąd niezrównoważenia czy zakres częstotliwości pracy.
EN
A novel solution for capacitance multiplier in 50 nm CMOS is presented in the paper. The circuit is characterized by low supply voltage (0.5V), very low dissipation power (22nW-213nW). The capacitance multiplying factor can be varied in a wide range (5-100), while keeping good electrical parameters such as offset current, dynamic and frequency range.
4
Content available remote Ultra-low power analogue CMOS vision chip
Jakusz J., Jendernalik W., Blakiewicz G., Piotrowski R., Szczepański S.
Przegląd Elektrotechniczny
|
2011
|
R. 87, nr 10
88-91
EN
The paper presents a project and results of testing of an analogue vision chip, which performs low-level convolutional image processing algorithms in real time. The prototype chip is implemented in 0.35 μm CMOS technology, contains SIMD matrix of analogue processing elements of size 64 x 64. The dimensions of the matrix topography is 2.2 mm x 2.2 mm, giving the density of 877 processors per mm2. Matrix dissipates less than 0.4 mW of power under 3.3 V supply and at the speed of image processing 100 frames/s.
PL
W artykule przedstawiono projekt i wyniki badań scalonego analogowego układu wizyjnego, który wykonuje splotowe niskopoziomowe algorytmy przetwarzania obrazu w czasie rzeczywistym. Układ prototypowy został wykonany w technologii CMOS 0,35 μm i zawiera matrycę SIMD procesorów analogowych o rozmiarze 64 x 64. Wymiary topografii matrycy wynoszą 2,2 mm x 2,2 mm, co daje gęstość 877 procesorów na mm2. Matryca pobiera moc mniejszą niż 0,4 mW ze źródła zasilającego 3,3 V przy szybkości przetwarzania obrazów 100 kl/s.
5
Content available remote Niskonapięciowy filtr bikwadratowy CMOS, pracujący w trybie prądowym na zakres małych częstotliwości
Kulej T.
Przegląd Elektrotechniczny
|
2011
|
R. 87, nr 8
219-222
PL
W pracy przedstawiono rozwiązanie mikromocowego filtru bikwadratowego CMOS, pracującego w trybie prądowym. Struktura filtru oparta jest o nowy układ zwierciadła prądowego , wykorzystujący tranzystory sterowane z elektrody podłożowej. Dzięki temu uzyskano linearyzację charakterystyk filtru i bardzo małą wartość napięcia zasilania, równą 0,5V.
EN
A novel solution for a low-power current-mode biquad filter in CMOS technology is described in the paper. The circuit structure is based on a new current mirror realized with bulk-driven transistors. Thanks to this, linear circuit characteristics are obtained for supply voltages as low as 0,5V.
first rewind previous Strona / 1 next fast forward last
JavaScript jest wyłączony w Twojej przeglądarce internetowej. Włącz go, a następnie odśwież stronę, aby móc w pełni z niej korzystać.