Wyniki wyszukiwania - BazTech

1

Implementacja kontrolera SPI/PPI w układzie CPLD dla zastosowań z mikrokomputerem Raspberry PI

Arnold K., Michalak S.

Pomiary Automatyka Kontrola

|

2014

|

R. 60, nr 7

462--464

PL

W pracy wskazano potrzebę rozszerzania portów równoległych w systemach z komputerem Raspberry PI. Przedstawiono możliwości programowalnych układów peryferyjnych (PPI). Zaproponowano rozwiązanie problemu komunikacji komputera Raspberry z układami peryferyjnymi, polegające na wprowadzeniu kontrolera układów PPI, wyposażonego w interfejs SPI. Przedstawiono koncepcję integracji modułu SPI, dekodera adresów układów PPI i enkodera przerwań w strukturze CPLD. Zaprezentowano wyniki implementacji logiki kontrolera w układzie CPLD.

EN

In this paper the necessity of increasing parallel I/O lines in a microprocessor system based on the Raspberry PI, a very popular small educational microcomputer, is described. The possibility of increasing parallel inputs and outputs with a programmable peripheral interface (PPI), and also hardware architecture of 82C55A is presented (Fig. 1). The cooperation rules between the central unit and PPI devices are given. The general block diagrams of the system with the Raspberry PI and the implemented PPI controller, with parallel and serial (SPI) interface, are shown and discussed (Fig. 2). An effective solution of communication between Raspberry PI and 82C55A PPI devices, using an external programmable controller with a simplified SPI, is suggested. The SPI/PPI controller takes over the duties of controlling the modes of 82C55A PPI devices, relieves the central unit and decreases the usage of I/O lines. The instruction sequences are composed of two bytes, the higher one includes codes for creating control signals for the controller and read/write cycles for 82C55A devices, the lower includes the data. The address and data words are written with the confirmation signal /STR (Fig. 3). The controller is responsible for PPI addressing and also takes over the tasks of decoding and receiving interrupts. This version of a controller was implemented in the XC9572XL (Xilinx) device, so we had additionally I/Os fully 5V (CMOS, TTL) tolerant, even though the core power supply of the Raspberry PI and its I/O lines were 3.3 volts. The Behavioral and Post-Fit Simulations results are shown (Figs. 4,5 and 6).

2

Programowalny kontroler mikroprocesorowych układów transmisji równoległej z interfejsem SPI

Arnold K., Michalak S.

Pomiary Automatyka Kontrola

|

2013

|

R. 59, nr 8

803--805

PL

W pracy wskazano możliwości zwiększenia liczby portów równoległych w systemach mikroprocesorowych i rozszerzenia trybów ich pracy z wykorzystaniem programowalnych układów peryferyjnych. Omówiono istniejące ograniczenia i zaproponowano rozwiązanie problemu multi-liniowej komunikacji mikrokontrolerów z otoczeniem przez sterowanie układów PPI z poziomu kontrolera CPLD. Zaprezentowano architekturę kontrolera, komunikującego się z jednostką centralną przez interfejs SPI. Przedstawiono wyniki implementacji kontrolera w strukturze CPLD.

EN

In this paper the possibility of increasing parallel inputs and outputs in microprocessor systems with programmable peripheral interface (PPI) is presented. An idea of the PPI subsystem with a central processor unit (CPU), a serial programmed bus/address/interrupt controller and parallel transmission devices is proposed (Fig. 1). The Serial Peripheral Interface (SPI) communication protocol between the CPU and the controller is used for sending instructions and data, where the CPU works as a master and the controller as a slave. The controller is responsible for address decoding, data transferring and interrupts receiving (Fig. 2). The SPI interface minimizes the necessary I/O ports of CPU, therefore only two additional signals /STR and /INT0 are required. The instruction sequences and the data are composed of two bytes (Fig. 3), the higher one includes codes for creating control signals for the controller and read/write cycles for 82C55A devices (Tab. 1). The block diagram of the PPI subsystem with a CPLD controller and an ATmega 16A microcontroller is shown in Fig. 4. The controller was implemented in the XC9572XL device (Tab.2) and the Behavioral and Post-Fit Simulations were made for functional tests. The Xilinx XC9500XL family is fully 5V (CMOS, TTL) tolerant even though the core power supply is 3.3 volts, so the controller can work in mixed (5V/3.3V/2.5V) systems, with low power supply microprocessors. Use of this one programmable device give us a chance for creating a flexible controller, which can work with any kind of central units supported SPI interface.

3

Kontroler CPLD dla magistrali zewnętrznej mikrokomputera Raspberry PI

Arnold K., Michalak S.

Pomiary Automatyka Kontrola

|

2013

|

R. 59, nr 8

766--768

PL

W pracy przedstawiono możliwości zwiększania liczby wejść i wyjść równoległych popularnego modułu Raspberry PI z wykorzystaniem programowalnych układów peryferyjnych (PPI). Wskazano na ograniczenia w zakresie rozszerzania portów równoległych, związane z liczbą dostępnych linii I/O Raspberry PI. Zaproponowano rozwiązanie wykorzystujące zewnętrzny kontroler implementowany w strukturze CPLD, odpowiedzialny za adresowanie układów PPI, przyjmowanie zgłoszeń przerwań i wystawienie na magistralę wektora przerwań.

EN

In this paper the possibility of increasing parallel inputs and outputs in a microprocessor system based on an educational microcomputer Raspberry PI (Fig. 1) and a programmable peripheral interface (PPI) is presented. An example of multi-channel communication between the central processor unit, PPI devices and parallel interface modes for 82C55A PPI is described (Fig. 2). A system composed of a Raspberry PI unit, a hardware CPLD controller and four parallel transmission devices is proposed (Fig. 3). The external address/interrupt controller is responsible for external PPI addressing – the word address is written with a confirmation signal /LOAD (Fig. 5), and for registering interrupts. The controller takes over the tasks of decoding and interrupts receiving, so consequently minimizes the time required by the Raspberry PI for interruption of the current program, servicing of the peripheral units, and resumption of the interrupted program. The data bus can be implemented inside the CPLD, but also it is possible to use one of any external level translators with three-state output mode (OE signal). This controller was implemented in one of XC9500XL family devices (Tab. 1). For each device from this family the I/Os are fully 5V (CMOS, TTL) tolerant even though the core power supply of the Raspberry PI is 3.3 volts. In mixed (5V/3.3V/2.5V) systems, a controller can work with low power supply CPU. Use of this one programmable device gives us a chance for creating a flexible controller, which can work with different kind of 8-bit central units.

4

Implementacja kontrolera mikroprocesorowych układów transmisji równoległej w strukturach CPLD

Arnold K., Michalak S.

Pomiary Automatyka Kontrola

|

2012

|

R. 58, nr 7

635-637

PL

W pracy przedstawiono możliwości zwiększania liczby wejść i wyjść równoległych w systemach mikroprocesorowych z wykorzystaniem programowalnych układów peryferyjnych. Wskazano ograniczenia w zakresie rozszerzania portów równoległych i zaproponowano rozwiązanie problemu multi-liniowej komunikacji mikrokontrolerów z otoczeniem przez sterowanie zewnętrznych specjalizowanych układów peryferyjnych z poziomu kontrolera CPLD, odpowiedzialnego za dekodowanie adresów wejścia/wyjścia i przyjmowanie zgłoszeń przerwań.

EN

In this paper the possibility of increasing parallel inputs and outputs in microprocessor systems with a programmable peripheral interface (PPI) is presented. The requirements and restrictions associated with expanding parallel ports for microprocessors with internal bus and microprocessors with external access memory are described. The basic system with a central processor unit and parallel transmission device(s) is described (Fig. 1) and parallel interface modes for 82C55A PPI are shown (Figs. 2, 3). An example of multi-channel communication between a microcontroller and external units, with hardware CPLD controller and PPI devices, is given. The controller is responsible for input/output address decoding and interrupts receiving (Fig. 4). The external address/interrupt controller minimizes the time required by the microcomputer for interruption of the current program, servicing of the peripheral units, and resumption of the interrupted program. The basic requirements for programmable devices working as controllers in input/output parallel integrated subsystems are shown. The controller was implemented in one of XC9500XL family devices (Tab. 1). For each device from this family the I/Os are fully 5V (CMOS, TTL) tolerant even though the core power supply is 3.3 volts. In mixed (5V/3.3V/2.5V) systems a controller can work with low power supply microprocessors (Fig. 5). Use of this one programmable device gives us a chance for creating a flexible controller (Fig. 6) which can work with different kinds of 8-bit central units.

5

Modelowanie automatów synchronicznych w języku VHDL pod kątem efektywnego wykorzystania niezależnych narzędzi syntezy

Czerwiński R., Kulisz J.

Elektronika : konstrukcje, technologie, zastosowania

|

2009

|

Vol. 50, nr 2

77-82

PL

Artykuł dyskutuje pewne zagadnienia opisu automatów sekwencyjnych w języku opisu sprzętu VHDL, a w szczególnie problem połączenia syntezy logicznej wykonywanej w narzędziu niezależnym z syntezą fizyczną wykonywaną w oprogramowaniu komercyjnym, dostarczanym przez producenta układów programowalnych. Ze względu na czytelność i przenaszalność najbardziej atrakcyjnym sposobem wprowadzenia projektu po syntezie logicznej do narzędzia komercyjnego powinien być opis w języku opisu sprzętu, dokonany na możliwie najwyższym poziomie abstrakcji. Ponieważ narzędzia komercyjne mogą głęboko ingerować w logiczną strukturę projektu, opis behawioralny, połączony z kodowaniem stanów zdefiniowanym przez projektanta, nie zapewnia optymalnej jakości syntezy. Autorzy proponują styl opisu, który jest przenaszalny i czytelny, a jednocześnie umożliwia efektywne przeprowadzenie syntezy fizycznej w systemach komercyjnych. Wyniki eksperymentów dowodzą, że zaproponowana metoda opisu, wraz z odpowiednią metodą kodowania stanów wewnętrznych, prowadzą do redukcji powierzchni układów CPLD, w których realizowany jest automat sekwencyjny.

EN

The paper discusses certain issues concerning FSM description in an HDL, and in particular the problem of combining logic synthesis performed in vendor-independent tools with physical synthesis performed in commercial tools, supplied by PLD vendors. Because of its clarity and portability, a textual description in an HDL seems to be the most attractive way of porting the project to a commercial tool, after the logic synthesis stage. The description should use the highest possible level of abstraction. Because commercial software can in many cases "destroy" logical structure generated by independent tools, behavioural description combined with user-defined state coding doesn't provide optimal quality of synthesis. The authors propose a style of FSM modelling, that is still portable and readable, and enables effective physical synthesis in commercial tools. The method was verified for CPLD circuits. Experimental results prove that the proposed style of description, combined with an appropriate state coding, leads to more effective synthesis with regards to logic resources used.

6

Strategie syntezy przeznaczone dla układów CPLD

Kania D., Kulisz J., Milik A., Czerwiński R.

Pomiary Automatyka Kontrola

|

2006

|

R. 52, nr 7 bis

103--105

PL

W artykule przedstawiono strategie syntezy opracowane dla struktur matrycowych typu PAL. Elementami tych strategii są przedstawione w poprzednich pracach oryginalne metody syntezy. W końcowej części pracy przedstawiono złożone strategie syntezy przeznaczone dla różnych układów CPLD (z/bez wyjściowych buforów trójstanowych). Strategie syntezy opracowane są pod kątem minimalizacji liczby bloków logicznych lub liczby warstw.

EN

This paper presents synthesis strategies for CPLDs. The original synthesis methods, presented in previous works, serve as the components of those strategies. The final part of the work presents the complex strategies of synthesis, aimed at the various CPLD circuits (with/without the three-state output buffers). Synthesis strategies are designed to optimize number of logical blocks or the number of levels.