Wyniki wyszukiwania - BazTech

1

Dynamicznie rekonfigurowalna matryca analogowa jako układ stabilizacji amplitudy w przetworniku pojemność/częstotliwość

Malcher A.

Elektronika : konstrukcje, technologie, zastosowania

|

2011

|

Vol. 52, nr 10

109-112

PL

Artykuł prezentuje układ przeznaczony do przetwarzania sygnałów z pojemnościowych czujników wielkości fizycznych. Układ oparty jest na generatorze sinusoidalnym RC przestrajanym pojedynczą pojemnością. Regulator amplitudy generatora zrealizowano używając programowalnej matrycy analogowej, co pozwoliło na dynamiczną zmianę amplitudy oraz parametrów regulatora podczas pracy układu bez naruszania ciągłości pracy przetwornika. Obliczenia pozwalające uzyskać pojemność czujnika na podstawie zmierzonego okresu, a także przygotowanie danych rekonfiguracyjnych dla matrycy wykonywane są w mikrokontrolerze.

EN

This paper presents a circuit designed for the conversion of signals obtained from capacitive sensors of physical quantities. The circuit is based on an RC sinewave oscillator tuned by single capacitance. The amplitude regulator is built using a Field Programmable Analog Array (FPAA), which allows for a dynamic change of oscillation amplitude and parameters of the regulator during runtime without affecting the funetionality of the converter. The calculations that allow to obtain the capacity value according to the measured period and also the reconfiguration data preparation are preformed in a microcontroller.

2

CMOS inverter based analog multipliers

Machowski W.

Przegląd Elektrotechniczny

|

2010

|

R. 86, nr 4

209-212

EN

In the paper a concept of CMOS implementation of four-quadrant inverter-based analog multipliers is presented. Analog circuits utilizing CMOS inverter become more an more popular recently, however most of research papers focus almost exclusively on linear applications. Exceeding the class of analog operations with multiplication of analog signals (which is a basic nonlinear one) may be a milestone step towards a complete base of analog signal processing blocks based on CMOS inverter.

PL

W artykule przedstawiono koncepcję realizacyjną czteroćwiartkowych analogowych układów mnożących zrealizowanych w oparciu inwerter CMOS. Układy analogowe wykorzystujące w swojej strukturze blok inwertera nie są ostatnio rzadkością, tym niemniej są to prawie wyłącznie aplikacje w układach liniowych. Rozszerzenie realizowanych funkcji o podstawową operację nieliniową jaką jest analogowe mnożenie sygnałów jest istotnym krokiem w kierunku realizacji zupełnej bazy analogowych bloków funkcjonalnych bazujących na inwerterze.

3

Zmodyfikowane mnożenie o stałej szerokości bitowej

Jamro E., Wielgosz M., Russek P., Wiatr K.

Pomiary Automatyka Kontrola

|

2010

|

R. 56, nr 10

1133-1136

PL

Niniejszy artykuł prezentuje nową metodę kompensacji błędu odcięcia dla mnożenia o stałej szerokości bitowej czyli takiej, dla której szerokość bitowa argumentów wejściowych jest taka sama jak wyjścia. Niektóre poprzednie publikacje były oparte na błędnych założeniach, dlatego zadaniem tej publikacji jest wykazanie wspomnianych błędów oraz zaprezentowanie nowej architektury, dla której błąd średni dąży do zera.

EN

Multiplication is usually implemented in hardware as a full bit-width parallel multiplier, i.e., input bit-widths add up to make up the output bit-width. Nevertheless, in most real-world cases, the input bit-width n is the same as the output bit-width. Therefore, in order to reduce a multiplier area, the n LSBs columns of the multiplier are truncated during the multiplication process (see Fig. 1). This introduces a truncation error which can be reduced by an error compensation circuit. The truncation errors presented in the previous papers, e.g. [3, 6, 7], are based on the false assumption; during truncation error calculation it is sufficient to consider only the combination of each partial input bit products aibj. instead of ever input bits ai and bj (see Fig. 2 and Tab. 1). Therefore a proper fixed-width multiplier structure should be introduced (the old one should be redesigned). This paper focuses on optimizing the mean error (ME) of the truncated multiplier. As a result, a novel Improved Variable error Compensation Truncated Multiplier (IVCTM) is proposed which in comparison to [2], reduces the number of AND gates by 1 in the error compensation circuit (see Fig. 3). For the IVCTM, a mean error is significantly lower than for previously published counterparts. The structure of the IVCTM is simplified in comparison to the previously published truncated multiplier [2], therefore it occupies less silicon area.

4

Mnożenie o stałej szerokości bitowej z zaokrąglaniem

Jamro E., Wielgosz M., Russek P., Wiatr K.

Pomiary Automatyka Kontrola

|

2010

|

R. 56, nr 7

769-771

PL

Niniejszy artykuł prezentuje mnożenie o stałej szerokości bitowej, dla którego szerokość bitowa argumentów jest taka sama jak danej wyjściowej. Najmłodsze bity wyniku są odrzucane już na etapie mnożenia, dzięki czemu układ zajmuje mniej zasobów kosztem niewielkiego błędu obliczeń, który można zmniejszyć poprzez zastosowanie dodatkowych bitów ochronnych, układu kompensacji błędu oraz operacji zaokrąglania. Niniejszy artykuł proponuje nową architekturę uwzględniające powyższe operacje.

EN

The paper deals with fixed-width multipliers, i.e. multipliers for which inputs and output bit-width is the same. In order to reduce hardware requirements for such a multiplier, some of the multiplier logic is truncated during multiplication process (see Fig. 1). This, however, introduces a calculation error which can be reduced by both special truncation-error compensation logic (e.g. presented in Fig. 2) and by additional guard bits. As presented in Tabs. 1 and 2, for relatively small number of guard bits g, the overall error is determined by the rounding process rather than truncation. Nevertheless, as it is proved in this paper, for g>0, the error compensation logic interfere with the rounding process, e.g. offsets the Mean Error (ME). Therefore a novel multiplier denoted as Mean Error optimized Rounded Truncated Multiplier (MERTM) is presented. The MERTM, instead of rounding, includes additional AND gates in comparison to the VCTM [1]. As a result, for the MERTM, ME approaches zero.

5

Drabinkowa struktura układu mnożenia kwaternionów: analiza i redukcja zakresu dynamicznego

Parfieniuk M., Petrovsky A.

Elektronika : konstrukcje, technologie, zastosowania

|

2010

|

Vol. 51, nr 3

61-66

PL

Artykuł dotyczy drabinkowej struktury układu mnożenia kwaternionów, która stanowi czterowymiarowe rozszerzenie znanego schematu lifting do realizacji mnożenia zespolonego (obrotu planarnego). Przedstawiono metodę analizy zakresu dynamicznego i przekształcenia strukturalne, które ułatwiają implementację algorytmu z użyciem arytmetyki o skończonej precyzji. W szczególności pokazano jak zastąpić układ mnożący o zadanym współczynniku wersją, w której ta liczba hiperzespolona ma tak poprzestawiane części, że odpowiedni schemat obliczeniowy charakteryzuje się zminimalizowanym zakresem dynamicznym, co upraszcza skalowanie w wypadku implementacji stałoprzecinkowej.

EN

A ladder structure of quaternion multiplier is considered, which is a four-dimensional extension of the known lifting scheme for computing complex multiplication (planar rotation). A method of dynamic range analysis and structural transformations are presented which facilitate finite-precision implementation of the algorithm using finite-precision arithmetic. In particular, it is shown how to substitute the multiplier of a given coefficient with a version in which the hypercomplex number has parts permuted in such a way that the corresponding computational scheme has minimized dynamic range, which simplifies scaling in the case of fixed - point implementation.

6

Novel Reduced-Width Multiplier Structure Dedicated for FPGAs

Jamro E., Wielgosz M., Wiatr K.

Przegląd Elektrotechniczny

|

2009

|

R. 85, nr 8

66-69

EN

This paper describes a novel structure of reduced-width multiplier. The main idea is to use a special architecture to compensate for the truncation error. The architecture is dedicated to FPGAs (Filed Programmable Gate Arrays) and does not require any additional FPGAs resources in comparison to the direct truncation.

PL

Niniejszy artykuł prezentuje nową strukturę układu mnożącego o skróconej szerokości z dodatkowym układem kompensacji błędu odcięcia. W przeciwieństwie do prezentowanych dotąd technik kompensacji błędu odcięcia, prezentowana architektura jest dedykowana dla układów programowalnych FPGA i nie wymaga dodatkowych zasobów logicznych a mimo to umożliwia znaczącą redukcję błędu.

7

Realizacja operacji mnożenia o skróconej szerokości w układach FPGA

Jamro E., Wielgosz M., Wiatr K.

Pomiary Automatyka Kontrola

|

2009

|

R. 55, nr 8

669-671

PL

Pełne mnożenie dwóch argumentów n-bitowych daje rezultat o szerokości 2xn-bitów. W większości przypadków stosuje się mnożenie o skróconej szerokości gdzie np. dodatkowe n najmłodszych bitów wyniku jest odrzucane. Niniejszy artykuł prezentuje nową metodę kompensacji błędu obliczeń dla mnożenia o skróconej szerokości szczególnie wydajną w przypadku użycia układów FPGA. Podstawą proponowanej architektury jest podawanie na niewykorzystywane do tej pory wejście przeniesienia wybranych bitów argumentów wejściowych układu mnożącego.

EN

The paper presents a novel metod of the error compensation for a reduce-width multiplier implemented in FPGAs. For a standard multiplier and the bit-width equal to n for both inputs, the output width is equal to 2?n. In order to obtain a fixed-width multiplier, the n-LSBs of the output should be truncated. Lan-Da Van et. al. [1, 2] presented the error compensation method appropriate for ASIC, however, this method cannot be directly employed in FPGAs due to relatively high hardware resources and a different multiplier structure (compare Fig. 1 and Fig. 2). The main idea of the proposed error compensation method is to feed carry input directly with the selected bits of the multiplier input (see Fig. 4). The implementation results shown in Fig. 5 confirm the significant reduction of the truncation error, especially for the mean error which is close to zero. It should be noted that the error compensation circuit employs the normally unused carry-in input, therefore no additional FPGA resources are required by the proposed method.

8

Konwejer prądowy mnożący w ukłądach selektywnych typu ELIN

Topór-Kamiński T.

Pomiary Automatyka Kontrola

|

2004

|

R. 50, nr 6

31-34

PL

Przedstawiono koncepcję układu konwejera prądowego wielozaciskowego, którego prąd wyjściowy zacisku Z jest iloczynem prądów zacisków X, nazwanego konwejerem prądowym mnożącym (CCIIM). Pokazano propozycje jego realizacji: scalonej CMOS oraz z zastosowaniem układów dyskretnych typu WO i AUM. Jako przykład, zastosowano go do realizacji układów różniczkujących typu ELIN. Przedstawiono wyniki symulacji komputerowej idealnego układu różniczkujących typu ELIN, uzasadniających jego nazwę.

EN

Conception of multiterminal current conveyor with its Z terminal output current being the product of X terminal currents, has been presented. This device is called as multiplying current conveyor (CCIIM). Suggestion of it's realisation in integrated form made in CMOS techniques, using four-terminal cell is described by non-linear dependencies (2) and (3), has been shown. This realisation leads to CCIIM circuit presented and described by the relations (4) to (7). The realization by using discrete circuits of an operational amplifier and analogue multiplier circuit type, is shown and described by dependences (8) and (9). In the realisation of differentiating circuits of ELIN (externally linear, internally nonlinear) type, theoretical ones are presented. The examples of selective circuits of ELIN type with tuned parameters, have also been presented. The results of computer simulation for ideal differentiating circuits of ELIN type, supporting its name, have been presented.