Wyniki wyszukiwania - BazTech

1

Diagnostyka analogowych filtrów wielosekcyjnych oparta na magistrali testującej IEEE1149.1

Czaja Z., Bartosiński B.

Pomiary Automatyka Kontrola

|

2014

|

R. 60, nr 9

745--748

PL

Przedstawiono nową koncepcję testera JTAG BIST do samo-testowania torów analogowych opartych na wielosekcyjnych filtrach wyższego rzędu w mieszanych sygnałowo mikrosystemach elektronicznych sterowanych mikrokontrolerami i wyposażonych w magistralę testującą IEEE1149.1 (JTAG). Bazuje ona na metodzie diagnostycznej opartej na przekształceniu transformującym próbki odpowiedzi czasowych kolejnych sekcji filtra pobudzonego impulsem prostokątnym na krzywe identyfikacyjne w przestrzeni pomiarowej. Metoda ta pozwala na detekcję i lokalizację pojedynczych uszkodzeń parametrycznych w pierwszej w kolejności uszkodzonej sekcji filtra.

EN

A new solution of the JTAG BIST for self-testing of analog parts based on multi-section higher-order filters in mixed-signal electronic microsystems controlled by microcontrollers and equipped with the IEEE1149.1 bus is presented. It is based on a fault diagnosis method based on transformation of voltage samples of the time responses of the next section of the filter on a square impulse into identification curves placed in a measurement space. The method can be used for fault detection and single soft fault localization of the first faulty section of the filter. Thanks to use of the proposed fault diagnosis method, there is no need for expanding the JTAG BIST by any additional components. It follows from the fact that the square pulse stimulating the tested circuit is set only at the input of the first section of the filter. The ADC SCANSTA476 samples two times the time responses at outputs of all sections. Thanks to this, the JTAG BIST needs only one pin of the BCT8244A, and up to 8 inputs pins connected to the analog multiplexer of the ADC of the SCANSTA476.

2

Diagnostyka analogowych filtrów wielosekcyjnych oparta na klasyfikatorach neuronowych z dwucentrowymi funkcjami bazowymi

Kowalewski M., Czaja Z.

Pomiary Automatyka Kontrola

|

2014

|

R. 60, nr 9

733--736

PL

Przedmiotem artykułu jest zastosowanie klasyfikatora z dwucentrowymi funkcjami bazowymi do lokalizacji uszkodzeń w wielosekcyjnych torach analogowych elektronicznych systemów wbudowanych sterowanych mikrokontrolerem. Przedstawiono szczegóły procedury pomiarowej oraz metody detekcji i lokalizacji uszkodzeń toru analogowego z wykorzystaniem klasyfikatora DB zaimplementowanego w postaci algorytmicznej w kodzie programu mikrokontrolera. Omówiono konstrukcję klasyfikatora DB oraz metodę wyznaczania jego parametrów na przykładzie wielosekcyjnego toru analogowego złożonego z trzech filtrów dolnoprzepustowych 2-go rzędu o strukturze Sallena-Keya.

EN

The aim of the paper is usage of a classifier with Two-Center Basis Functions for localization of faults in multi-stage filters implemented in electronic embedded systems controlled with microcontrollers. The main idea of self-testing approach is development of a BIST with a set of analog switches located between individual stages of a tested filter. Thanks to multiplexers used in general purpose input/output lines in microcontrollers, a single line can be the output of an excitation signal (eg. a square impulse) or the input of a measured signal applied to an analog-to-digital converter through the analog multiplexer. Details of the measurement procedure as well methods of detection and localization of faults in analog circuits with use of the TCBF classifier implemented in the microcontroller program code are discussed. The construction and a method of obtaining parameters of the TCBF classifier on an exemplary filter consisting of three 2nd order low-pass filters based on the Sallen-Key topology are presented.

3

Small-Signal Parameters of the VeSFET and Its Application in Analog Circuits

Kasprowicz D., Swacha B

International Journal of Microelectronics and Computer Science

|

2013

|

Vol. 4, nr 2

79--86

EN

The Vertical Slit-based Field-Effect Transistor (VeSFET) is a novel junctionless device with two identical, independently controlled gates. The VeSFET, so far prototyped only as single-device test structures, has been considered in the literature exclusively as a component of digital systems. This article shows that the device’s properties make it attractive also for the analog designer. Some of the VeSFET’s analog-design related parameters are compared with those of the MOSFET of the corresponding technology node. Subsequently, a two-stage Miller operational transconductance amplifier (OTA) is proposed that makes use of the VeSFET’s two independently-controlled gates to drastically reduce the common-mode gain. An example application of the OTA in a current mirror is also presented.

4

Automated DCT layout generation using ample language

Handkiewicz A., Śniatała P., Pałaszyński G., Szczęsny Sz., Katarzyński P., Melosik M., Naumowicz M.

Zeszyty Naukowe. Telekomunikacja i Elektronika / Uniwersytet Technologiczno-Przyrodniczy w Bydgoszczy

|

2010

|

z. 13

5-14

EN

Designing SI circuits layouts is a demanding task. The process is very time consuming and there is a high risk of making mistakes. It would be much easier if there were a CAD tool doing part of the job for ourselves. This is the place where a possible solution comes in – the AMPLE script language in the ICStation environment. AMPLE is a script language that can be used to generate layouts. Apart form making a layout faster the AMPLE generator enables parametrisation of SI devices and can also be technology-independent. It provides a way for automating and speeding up the process of designing a layout. This paper presents a DCT layout generator which takes advantage of the AMPLE language and offers parametrisation that can make the design process independent from the technology used.

PL

Projektowanie layoutów układów SI nie jest zadaniem łatwym. Proces ten wymaga dużych nakładów czasu, istnieje ogromne ryzyko popełnienia pomyłki przez projektanta, a projektowane układy są zależne od technologii, co wymusza ich całkowitą przebudowę w sytuacji zmiany technologii na nowszą. Zadanie to byłoby dużo prostsze, gdyby istniały narzędzia CAD automatyzujące proces projektowania. W obszarze tym możliwe jest wykorzystanie zaproponowanego w artykule rozwiązania – użycie skryptowego języka AMPLE dostępnego w środowisku ICStation. Oprócz możliwości szybszego zaprojektowania prototypu, generator stworzony przy pomocy języka AMPLE umożliwia parametryzację projektowanych urządzeń SI, które stają się niezależne od technologii. Stanowi to daleko idące udoskonalenie procesu projektowania układów scalonych wykonanych w technice SI. Niniejszy artykuł opisuje zaproponowaną metodę automatycznego generowania layoutów przedstawiając jako przykład kolejne etapy realizacji układu DCT.

5

Problem tolerancji w testowaniu elektronicznych układów w pełni różnicowych

Toczek W.

Diagnostyka

|

2008

|

nr 1(45)

127-130

PL

Rozrzuty tolerancyjne silnie wpływają na proces decyzyjny, oparty na testowaniu w pełni różnicowych układów elektronicznych metodą zorientowaną na uszkodzenia. Skutkiem tolerancji są napięcia rezidualne w nieuszkodzonym układzie testowanym, oraz niepewność progu komparacji w układzie testującym. W rezultacie pojawia się ryzyko błędnej diagnozy. W artykule dokonano syntezy probabilistycznego modelu odpowiedzi układu testowanego i zastosowano go, w połączeniu z uogólnionym modelem pomiaru, do oceny ryzyka błędnej decyzji diagnostycznej z punktu widzenia użytkownika i producenta układu testowanego.

EN

Tolerance deviations strongly affect the test-based decisional process. In the fault-oriented testing of fully differential electronic circuits tolerances cause the residual voltages in the fault-free circuit under test and uncertainty of the threshold in the testing circuit. As the result, risk of taking the wrong decision appears. In the paper, a probabilistic model for responses of circuit under test is developed and applied together with a general probabilistic model of the measurement process for the consumer's and producer's risks assessment.

6

Topological analysis and diagnosis of analog circuits

Starzyk J.

Zeszyty Naukowe. Elektronika / Politechnika Śląska

|

2007

|

z. 15

3-141

EN

This work presents a comprehensive view of topological methods for analog electronic circuit analysis and diagnosis. It details a number of issues related to proper understanding and efficient use of topological methods, starting from graph representation of the network topology, topological formulas used in circuit analysis, hierarchical decomposition of topological representations, and related computational algorithms. It shows how to generate multiconnections and multitrees for various types of topological analyses of analog networks represented by their graphs. Other types of topological analyses are also discussed. These include high frequency interconnect and clock networks of modern integrated circuits, and large change sensitivity based diakoptics of large analog networks that use network topology to improve efficiency of sparse matrix analysis algorithms. Topological techniques in analog fault diagnosis are also discussed. Network decomposition is used to effectively locate faults within subnetworks of the tested network. Fault location under parameter tolerances and corresponding topological conditions are developed for nodal and multiport representations. Network topology is beneficial to a popular sensitivity based testing by simplifying the test matrix (Jacobian matrix of the network equations). Fault diagnosis based on verification of the test equations related to the network topology has been developed. This led to formulation of ambiguity groups in low testability circuits and an effective use of the network topology to test such circuits. Final sections of this work make an efficient use of the network topology and information theory to select an optimum set of test points needed in both fault dictionary and verification methods used in analog fault diagnosis. Topologiczna analiza i diagnostyka układów analogowych

PL

Praca przedstawia syntetyczny opis metod topologicznych stosowanych do analizy i diagnostyki elektronicznych układów analogowych. W sposób szczegółowy przedstawia zagadnienia związane z właściwym zrozumieniem i efektywnym wykorzystaniem metod topologicznych, poczynając od graficznej reprezentacji topologii układu, poprzez formuły topologiczne użyte do analizy układu i hierarchiczną dekompozycję reprezentacji topologicznych, do stowarzyszonych algorytmów obliczeniowych. Pokazuje jak generować wielo-połączenia i wielo-drzewa dla różnych typów analizy topologicznej układów analogowych reprezentowanych grafami. Dyskutowane są też inne rodzaje analizy topologicznej. Wchodzą w to takie metody jak analiza połączeń wysokiej częstotliwości i sieci zegara nowoczesnych układów scalonych, czy też diakoptyka dużych układów analogowych w oparciu o metodę wrażliwości wielkoprzyrostowej, w której topologia układu jest wykorzystana do zwiększenia wydajności algorytmów analizy macierzy rzadkich. Dyskutowane są też techniki topologiczne stosowane do diagnostyki układów analogowych. Dekompozycja układu użyta jest do efektywnej lokalizacji uszkodzeń wewnątrz podukładów układu testowanego. Lokalizacja uszkodzeń przy uwzględnieniu tolerancji parametrów, wraz z niezbędnymi warunkami topologicznymi, jest rozwinięta dla reprezentacji węzłowej i wielo-wrotnikowej. Topologia układu usprawnia, opartą na wrażliwościach, popularną metodę testowania poprzez uproszczenie macierzy testowej (macierz Jakobianu równań układu). Rozwinięta została diagnostyka uszkodzeń w oparciu o weryfikacje równań testowych odniesionych do topologii układu. Doprowadziło to do zdefiniowania grup wieloznacznych w układach o niskiej testowalności i efektywnego użycia topologii układu do testowania takich układów. Końcowe sekcje pracy w sposób efektywny wykorzystują topologie układu i teorię informacji do optymalnego wyboru punktów pomiarowych potrzebnych przy testowaniu układów analogowych metodami słownikowymi i weryfikacji.