Wyniki wyszukiwania - BazTech

1

A High-Speed Fully Digital Phase-Synchronizer Implemented in a Field Programmable Gate Array Device

Frankowski R., Chaberski D., Kowalski M., Zieliński M.

Metrology and Measurement Systems

|

2017

|

Vol. 24, nr 3

537--550

EN

Most systems used in quantum physics experiments require the efficient and simultaneous recording different multi-photon coincidence detection events. In such experiments, the single-photon gated counting systems can be applicable. The main sources of errors in these systems are both instability of the clock source and their imperfect synchronization with the excitation source. Below, we propose a solution for improvement of the metrological parameters of such measuring systems. Thus, we designed a novel integrated circuit dedicated to registration of signals from a photon number resolving detectors including a phase synchronizer module. This paper presents the architecture of a high-resolution (~60 ps) digital phase synchronizer module cooperating with a multi-channel coincidence counter. The main characteristic feature of the presented system is its ability to fast synchronization (requiring only one clock period) with the measuring process. Therefore, it is designed to work with various excitation sources of a very wide frequency range. Implementation of the phase synchronizer module in an FPGA device enabled to reduce the synchronization error value from 2.857 ns to 214.8 ps.

2

Measurement subsystem for evaluation of local atomic clocks quality

Szplet R., Jachna Z., Różyc K., Kwiatkowski P.

Przegląd Elektrotechniczny

|

2016

|

R. 92, nr 11

39--42

EN

We present the design, implementation and test results of a new measurement system for continuous evaluation of atomic clocks quality and selection of the best one as a local reference clock that operation is coordinated with the governmental time scale created in National Metrology Institute. The described system is developed as a part of the project called Legal Time Distribution System performed within European program EUREKA.

PL

W artykule opisane są projekt, sposób realizacji oraz wyniki badań eksperymentalnych systemu pomiarowego do ciągłej ewaluacji jakości atomowych źródeł zegarowych i wyboru źródła referencyjnego, którego działanie jest koordynowane z urzędową skalą czasu. Opisany system został opracowany jako część projektu System Dystrybucji Czasu Urzędowego realizowanego w ramach europejskiego programu EUREKA.

3

Parallel data processing in a 3-channel integrated time-interval counter

Jachna Z., Szplet R., Kwiatkowski P., Różyc K.

Measurement Automation Monitoring

|

2015

|

Vol. 61, No. 7

308--310

EN

In this paper, we discuss an issue of parallel data processing in multichannel time interval counters (TICs). Particularly we analyze this problem within the framework of a 3-channel TIC developed for the international project Legal Time Distribution System (LTDS). The TIC provides the high measurement precision (< 15 ps) and wide range (> 1s) that are obtained by combining reference clock period counting with in-period interpolation. A measurement process consists of three main stages: (1) events registration, (2) data processing and (3) data transfer. In the event registration stage all input events are identified and registered with related unique timestamps based on a consistent time scale. To achieve high measurement precision, the stream of timestamps is then processed using actual transfer characteristics of the TIC and offset values of all measurement channels. We describe the concept of parallel data processing and its implementation in a Spartan-6 FPGA device (XC6SLX75, Xilinx).

4

Scalony licznik czasu z użyciem stempli czasowych i interpolacji dwustopniowej

Kwiatkowski P., Szplet R., Jachna Z., Różyc K.

Pomiary Automatyka Kontrola

|

2014

|

R. 60, nr 7

435--437

PL

W artykule opisano budowę i działanie licznika czasu opartego na metodzie stempli czasowych i dwustopniowej interpolacji. Licznik został zaimplementowany w układzie programowalnym FPGA Kintex-7 firmy Xilinx. Pokazano sposób tworzenia stempli czasowych o wysokiej rozdzielczości oraz opisano problemy projektowe pojawiające się podczas implementacji projektu w układzie FPGA. Opracowany licznik charakteryzuje się wysoką rozdzielczością (< 11,6 ps) i precyzją (< 12 ps) oraz dużą szybkością powtarzania pomiarów (do 12 milionów pomiarów na sekundę). Słowa kluczowe: układy programowalne, przetworniki czasowo-cyfrowe, metoda stempli czasowych, interpolacja dwustopniowa.

EN

This paper presents an integrated time counter based on timestamps and two-stage interpolation methods implemented in an FPGA programmable device. The timestamps method [2, 3] is useful, among others, in physical experiments and laser ranging systems [2, 4, 5]. To obtain high (picoseconds) resolution, it can be combined with the Nutt interpolation method [1, 6]. The principle of measurement is described in Section 2 and shown in Fig. 1. The time counter contains a period counter, a period counter register and 8 independent channels (Fig. 2, Section 3). Each channel consists of a multiphase clock generator, first and second interpolation stage modules and a channel register. The principle of operation and the way of implementing them in a Kintex-7 FPGA device (Xilinx) [7] are also presented in Section 3. The time counter was examined in terms of resolution and precision for each measurement channel (Section 4). The resolution was evaluated using the statistical code density test [8] and its value was below 12 ps. In Fig. 3 there is shown the time counter precision. In the range up to 1 ms it does not exceed 12 ps. For longer time intervals the precision is worsened by the limited stability of the reference clock. The maximum measurement rate for a single channel was experimentally estimated as 12 million measurements per second. The presented time counter is characterized by high metrological parameters (due to the interpolation method) and wide functionality (due to the time stamps).

5

Procesor kodu do realizacji procedur kalibracyjnych w interpolacyjnym liczniku czasu

Jachna Z., Szplet R., Kwiatkowski P., Różyc K.

Pomiary Automatyka Kontrola

|

2014

|

R. 60, nr 7

438--440

PL

W artykule opisano projekt procesora kodu (PK) stanowiącego fragment dwukanałowego precyzyjnego licznika czasu z niezależnymi interpolatorami dwustopniowymi. Projekt został zrealizowany w układzie programowalnym XC6SLX75 (Xilinx). Zadaniem układów PK jest wykonywanie kalibracji linii kodujących, w wyniku której następuje aktualizowanie charakterystyk przetwarzania i w efekcie zwiększenie precyzji pomiarowej licznika. Dzięki sprzętowej implementacji algorytmów kalibracyjnych uzyskuje się skrócenie czasu wykonywania kalibracji, zmniejszenie liczby danych przesyłanych do komputera oraz zmniejszenie złożoności oprogramowania sterującego.

EN

In the paper there is presented a design of a code processor (PK) as a part of a 2-channel precise time counter with independent 2-stage interpolators. The project was implemented in Spartan-6 (Xilinx) FPGA device. The main task of the PK is calibration of coding lines, resulting in updating transfer characteristics and, as an effect, higher measurement precision of the counter. Thanks to the hardware implementation of calibration algorithms there are achieved: the shorter execution time of calibration procedures, the lower amount of data transferred into the computer and less complex control software. The first simple realization of the PK has been implemented using Spartan-3 device (Xilinx) [8]. This paper presents a new, improved realization of the PK whose characteristic is more suited for the newest counters and those to be invented in the future. The use of VHDL language for description of the PK makes it more susceptible to be adapted. This paper consists of description of the counter with advanced architecture of interpolators [7] , where 10 independent time coding lines where implemented in each measurement channel. The operating principle of the PK is described based on the following scheme: precise description of code density test realization, the way of forming the transfer characteristic and the results calculations.

6

Identyfikacja parametrów dynamicznych linii szybkich przeniesień oraz globalnych linii zegarowych w układach programowalnych Spartan-6

Kwiatkowski P., Szymanowski R., Szplet R.

Pomiary Automatyka Kontrola

|

2013

|

R. 59, nr 8

757--759

PL

W artykule przedstawiono analizę parametrów dynamicznych linii szybkich przeniesień arytmetycznych oraz globalnych linii zegarowych w układzie FPGA Spartan-6 firmy Xilinx. Określono opóźnienia sygnału zegarowego oraz impulsu propagującego się w liniach szybkich przeniesień w oparciu o model czasowy układu. Wyniki symulacji zweryfikowano eksperymentalnie. Ponadto, w artykule określono wpływ warunków otoczenia (temperatury i napięcia zasilania) na opóźnienia w układzie.

EN

This paper presents the analysis of dynamic parameters of fast carry chains and global clock network in Spartan-6 (Xilinx) FPGA devices. The clock signal distribution and the carry chain structure are described in Section 2 (Fig. 1) and in Section 3 (Fig. 3) [1], respectively. Based on the Spartan 6 timing model [2], propagation delays in 32 time coding lines were examined. A relatively large clock skew was observed on the border of some clock regions (Fig. 2). The look ahead carry propagation was also identified. This helped to improve the resolution of coding lines [3] by eliminating death bins. Thanks to the timing model, two different types of coding lines were identified in two kind of SLICEs (Section 3, SLICEL in Fig. 4a and SLICEM in Fig. 4b). The simulation results were compared with the experimental ones obtained from the statistical code density test [4]. The 3-dimensional maps of bin widths (delays) were created to show actual differences between each of 32 coding lines (Fig. 5). The influence of temperature (Fig. 6) and power supply (Fig. 7) on delays in FPGA were also tested based on the behavior of the time coding lines resolution (Section 4). The similar clock network distribution and carry chain structures are also used in the newest FPGAs from Xilinx (Artix, Kintex, Virtex-7). The presented results can be applied to a broad class of programmable devices.