Wyniki wyszukiwania - BazTech

1

Testing Time Optimization Technique for IEEE 802.15.4z Ultra-Wideband Integrated Circuits

Tsaturyan Grigor, Gomtsyan Hovhannes

Journal of Telecommunications and Information Technology

|

2024

|

nr 3

1--6

EN

IEEE 802.15.4z-compliant ultra-wideband (UWB) devices are becoming ever more popular in contemporary radio engineering systems. Such systems are capable of precisely measuring distances (with their accuracy expressed in centimeters), are immune to interference, offer low latency and transmit data in an energy-efficient manner. Widespread adoption of UWB technology has triggered significant demand for testing integrated circuits these systems rely on, prompting the development of new testing methods to meet the ever increasing requirements in terms of testing speed and reliability. The same applies to sensitivity tests, in the course of which up to 2000 different packets may be received. The process of generating and analyzing such a large number of packets is time consuming. Furthermore, if multiple devices need to be tested simultaneously, the duration of the test will be multiplied accordingly. In such a context, the article investigates the lead time required to generate 2000 UWB packets using conventional methods and proposes a novel approach to significantly reduce packet generation time and improve testing efficiency.

2

Tolerance Maximisation in Fault Diagnosis of Analogue Electronic Circuits

Chruszczyk Ł., Rutkowski J.

Przegląd Elektrotechniczny

|

2011

|

R. 87, nr 10

159-163

EN

This paper presents method of designing periodic test excitation for fault diagnosis of analogue electronic circuits. There has been proposed maximisation of circuit components tolerances while keeping assumed level of fault diagnosis. There has also been shown that combination of fault detection and location in a single step can remarkably shorten testing time. The optimisation process involves genetic algorithm.

PL

W pracy przedstawiono projektowanie periodycznego pobudzenia testowego dla diagnostyki uszkodzeń analogowych układów elektronicznych. Zaproponowano sposób maksymalizacji tolerancji elementów obwodu przy zachowaniu założonego poziomu diagnostyki uszkodzeń. Wykazano również, że połączenie etapów detekcji i lokalizacji uszkodzeń może znacząco skrócić czas testowania.

3

Fault diagnosis of analog electronic circuits with tolerances in mind

Chruszczyk Ł.

Elektronika : konstrukcje, technologie, zastosowania

|

2011

|

Vol. 52, nr 12

42-46

EN

This paper presents analysis of components tolerance influence on fault diagnosis efficiency of analog electronic circuits. There has been proposed method of finding optimal frequency of input periodic excitation with simultaneous maximization of components tolerances in order to keep assumed level of diagnosis efficiency. There has been also proposed departure from classical "location after detection" schema. Combination of detection and location in a single step can remarkably shorten diagnosis time. The optimization process involves genetic algorithm.

PL

W pracy przeanalizowano wpływ tolerancji projektowych elementów na skuteczność diagnostyki analogowych układów elektronicznych. Zaproponowano metodę doboru częstotliwości okresowego pobudzenia testowego z jednoczesną maksymalizacją tolerancji elementów przy zachowaniu założonej skuteczności diagnostyki. Zaproponowano także odejście od klasycznego dwuetapowego schematu: ''lokalizacja po detekcji", co pozwoliło na skrócenie całkowitego czasu testowania. W procesie optymalizacyjnym wykorzystano algorytm genetyczny.