Wyniki wyszukiwania - BazTech

1

CMOS programmable PID controller circuit based analogue switches

Nonthaputha Thanat, Kumngern Montree

Przegląd Elektrotechniczny

|

2021

|

R. 97, nr 7

35-41

EN

This paper presents a new programmable proportional (P)-integral (I)-derivative (D) (PID) controller using current conveyor transconductance amplifiers (CCTAs). The proposed PID controller uses the second-generation current conveyor which is the first stage of CCTA to operate as current conveyor analogue switch. The proportional gain, integral time constant and derivative time constant can be controlled electronically using transconductance amplifiers of CCTA. Unlike previous analogue PID controllers, variant P, I, D, PI, PD and PID controllers of this circuit can be programmed by using bias currents without changing any input and output connections. The proposed structure is highly suitable for integrated circuit (IC) implementation by using only grounded passive comments. The proposed programmable PID controller circuits have been simulated using 0.18 µm CMOS process. The simulation results are used to confirm the workability of the proposed circuits. Additionally, the performance evaluation of the proposed programmable PID controller circuit is verified by unit step input for a close-loop system with the second-order low-pass filter in the plant.

PL

W artykule przedstawiono nowy programowalny kontroler proporcjonalny (P) -całkowyy (I) -różniczkowy (D) (PID) wykorzystujący prądowe wzmacniacze transkonduktancyjne (CCTA). Proponowany regulator PID wykorzystuje konwojer prądowy drugiej generacji, który jest pierwszym stopniem CCTA, który działa jako przełącznik analogowy konwojera prądu. Wzmocnienie proporcjonalne, stała czasowa całkowania i stała czasowa różniczkowania mogą być sterowane elektronicznie za pomocą wzmacniaczy transkonduktancyjnych CCTA. W przeciwieństwie do poprzednich analogowych regulatorów PID, warianty regulatorów P, I, D, PI, PD i PID tego obwodu mogą być programowane przy użyciu prądów polaryzacji bez zmiany jakichkolwiek połączeń wejściowych i wyjściowych. Proponowana struktura jest wysoce odpowiednia do implementacji układu scalonego (IC) przy użyciu tylko uziemionych pasywnych komentarzy. Zaproponowane układy programowalnych sterowników PID zostały zasymulowane przy użyciu procesu 0,18 µm CMOS.

2

Multiple output CMOS current amplifier

Pankiewicz B.

Bulletin of the Polish Academy of Sciences. Technical Sciences

|

2016

|

Vol. 64, nr 2

301--306

EN

In this paper the multiple output current amplifier basic cell is proposed. The triple output current mirror and current follower circuit are described in detail. The cell consists of a split nMOS differential pair and accompanying biasing current sources. It is suitable for low voltage operation and exhibits highly linear DC response. Through cell devices scaling, not only unity, but also any current gains are achievable. As examples, a current amplifier and bandpass biquad section designed in CMOS TSMC 90nm technology are presented. The current amplifier is powered from a 1.2V supply. MOS transistors scaling was chosen to obtain output gains equal to -2, 1 and 2. Simulated real gains are -1.941, 0.966 and 1.932 respectively. The 3dB passband obtained is above 20MHz, while current consumption is independent of input and output currents and is only 7.77μA. The bandpass biquad section utilises the previously presented amplifier, two capacitors and one resistor, and has a Q factor equal to 4 and pole frequency equal to 100 kHz.

3

Evolution of Low Drop Out Voltage Regulator in CMOS Technologies

Mustafa N. B., Amin S., Reaz M. B. I., Hashim F. H., Kamal N.

Przegląd Elektrotechniczny

|

2015

|

R. 91, nr 12

26-33

EN

The demand for low voltage devices has initiated the development of Low Drop Out (LDO) regulator in manifold. This paper presents a review of various LDO frameworks that have been implemented in CMOS technologies and the impact of frameworks related to the parameters of the LDO. The LDO architecture is evaluated through its Power Supply Rejection (PSR) and transient response performance. The transient response performance mostly depends on the added buffer and the PSR performance depends on the pass device capacitance and the LDO loop gain.

PL

W artykule przedstawiono przegląd rozwiązań układów LDO (Low Drop Pout) w technologii CMOS. Przedstawiono także rozwiązania typu PSR – Power Supply Rejection. Analizowano dynamikę tych układów.

4

Design and analyses of a low power linear voltage regulator in 0.18μm CMOS process

Amin S., Rong L. M., Reaz M. B. I., Hashim F. H., Kamal N.

Przegląd Elektrotechniczny

|

2014

|

R. 90, nr 5

201--203

EN

Linear voltage regulator is inevitable in most electronic systems and demands low power and low area. A low dropout (LDO) linear voltage regulator is proposed in this paper by utilizing Current Feedback Amplifier (CFA) technology. The design achieves low power and low area by reducing the internal compensation capacitor and resistors. The simulated result shows that the design consumes only 567.1370pW which is 35% less than the reference circuit. The design also achieves low area and higher gain.

PL

W artykule omówiono liniowy regulator napięcia wykorzystujący koncepcję LDO (low dropout ). Układ wykorzystuje wzmacniacz z prądowym sprzężeniem zwrotnym CFA I technologię CMOS. Zrealizowano układ pobierający o 35% mniej energii niż układy znane z literatury.

5

A New Bandgap Voltage Reference Circuit using CMOS Differential Voltage Current Conveyor

Hongprasit S.

Przegląd Elektrotechniczny

|

2014

|

R. 90, nr 8

80-83

EN

This paper proposes a new approach of bandgap voltage reference (BGR) circuit design by using CMOS differential voltage current conveyor (DVCC). The proposed circuit employs single DVCC, which is able to reduce the number of devices used to bandgap core and start-up circuits. The simulation results indicate reference voltage of about 500mV, temperature coefficient (TC) of 20ppm/°C, which can be successfully operated with a minimum supply voltage of 1.2V in a temperature range of 0-100°C and a total power dissipation of 56.6 W at room temperature.

PL

Opisano pasmowy wzorzec napięcia NBGR zaprojektowany w technologii CMOS z wykorzystaniem układu DVCC (differentia voltage current conveyor).Zaprojektowany wzorzec umożliwia uzyskanie napięcia ok. 500 mV ze współczynnikiem temperaturowym 20 ppm/oC przy minimalnym napięciu zasilającym 1.2 V przy poborze mocy 56 uV.

6

Analiza własności energetycznych wielopoziomowych dekoderów n-na-2n w technologii CMOS

Brzozowski I., Dziurdzia P., Kos A.

Elektronika : konstrukcje, technologie, zastosowania

|

2014

|

Vol. 55, nr 12

21-24

PL

W artykule przedstawiono wyniki oceny parametrów energetycznych i ich analizę dla wielopoziomowych dekoderów n-na-2n linii zaprojektowanych w technologii CMOS UMC 180 nm. Do rysowania topografii opracowano uniwersalną metodę. Projektowanie układu jest szybkie i łatwe dzięki specjalnie wykonanej bibliotece komórek oraz opracowaniu sposobu ich układania. Wykorzystując przygotowane bloki składowe zaprojektowano kilka dekoderów poczynając od realizacji jednopoziomowej, przez wszystkie możliwe rozwiązania, kończąc na maksymalnej liczbie poziomów. Tak zaprojektowane topografie poddano ocenie ich parametrów - czasowych i energetycznych. W szczególności pobór mocy analizowano z uwzględnieniem rozszerzonego modelu energetycznego układu cyfrowego, który bazuje na analizie zmian wektorów wejściowych układu zamiast zwykłej aktywności przełączeniowej poszczególnych sygnałów. Dzięki temu możliwe jest uwzględnienie drobnych subtelności podczas analizy energetycznej układu, a także porównanie różnych rozwiązań dla z góry określonych warunków pracy układu. Wyniki tych badań pozwalają wyciągnąć wnioski co do praktycznych zaleceń projektowania topografii dekoderów.

EN

In the paper authors present the results of the assessment of energy parameters and analysis for the multi-level n-to-2n-lines designed in CMOS 180 nm UMC. Special universal method for drawing of decoders layouts was developed. Design of circuits is quick and easy thanks to a specially made library of cells. The way to placing of cells was developed too. Using prepared building blocks a few decoders are designed starting from the implementation of the single-level, through all the possible solutions, ending with the maximum number of levels. Designed layouts were assessed under energy and time parameters. In particular, the power consumption was analysed taking into account the extended power model of a digital circuit. The model is based on analysis of changes in input vectors instead of the traditional switching activity of input signals. This allows possibility to take into account the fine subtleties of the circuit energy analysis, as well as a comparison of different solutions for given conditions of the circuit work. The results of these investigation allow to draw conclusions about the practical recommendations for design of decoders layouts.

7

Low Offset, High PSRR, CMOS Bandgap Voltage Reference

Zhao Y., Lai X.

Przegląd Elektrotechniczny

|

2013

|

R. 89, nr 1b

174--177

EN

A CMOS Bandgap Voltage Reference (BVR) with the characteristics of low offset and high power-supply rejection ratio (PSRR) is presented. In order to reduce the effect of offset of operation amplifier (OPA), the voltage difference of base-emitter junctions of substrate bipolar transistors is maximized; meanwhile the factor of offset voltage could be minimized. The feedback loop constructed by proportional to absolute temperature (PTAT) current source and an OPA is employed to improve the PSRR. The circuit was designed and simulated in a standard 0.35-μm CMOS process, with a power supply of 3 volt. The relative accuracy is increased by 5 times compared with conventional circuit. PSRR of the circuit is ～108dB at low-frequency. Furthermore, temperature coefficient (TC) of 17ppm/℃ over a wide temperature range of －40～115℃.The whole circuit including the OPA draws only 22 μA from supply voltage. Silicon area is 0.037mm2.

PL

Opisano pasmowy wzorzec napięcia w technologii CMOS charakteryzujący się małym pełzaniem zera i dużym współczynnikiem usuwania składowej zasilającej. Układ zaprojektowano w technologii 0.35μm z napięciem zasilania 3V.

8

Scalony licznik czasu o precyzji pikosekundowej wykonany w technologii CMOS ASIC

Klepacki K.

Zeszyty Naukowe Wydziału ETI Politechniki Gdańskiej. Technologie Informacyjne

|

2012

|

T. 20

121--127

PL

W artykule przedstawiono projekt i wyniki badań scalonego licznika czasu wykonanego w technologii CMOS 0,35 μm. W liczniku czasu zastosowano interpolacyjną metodę Nutt’a i dwustopniowe interpolatory stabilizowane pętlą synchronizacji opóźnieniowej DLL (Delay-Locked Loop). W pierwszym stopniu interpolacji użyty został dziesięciofazowy sygnał zegarowy o częstotliwości 400 MHz zapewniający rozdzielczość 250 ps. Drugi stopień interpolacji stanowi matryca kodująca o rozdzielczości 10,6 ps. Niepewność pomiarowa licznika jest mniejsza niż 14,5 ps.

EN

This paper presents design and tests results of integrated time counter implemented in 0.35 μm CMOS technology. Time counter is based on a Nutt method and two-level interpolation realized with the use of stabilized delay lines (DLL). Using 400 MHz external reference clock, the first stage achieved a resolution of 250 ps. The second stage of interpolation utilizes a differential line with a resolution of 10.6 ps and measurement precision below 14.5 ps.

9

Modulatory ∆ z adaptacją interwału próbkowania : rozwiązania predyktorów w technologii CMOS

Golański R., Godek J., Kołodziej J.

Elektronika : konstrukcje, technologie, zastosowania

|

2012

|

Vol. 53, nr 9

157-162

PL

Modulacja delta z adaptacją odstępu próbkowania jest obiecującą metodą 1-bitowej konwersji a/c, ze względu na swoje właściwości kompresyjne oraz uzyskiwaną jakość przetwarzania, szczególnie przy pracy z sygnałem niestacjonarnym o dużej dynamice. Celem artykułu jest porównanie parametrów (powierzchnia, pobór mocy, stopień komplikacji układów logiki sterującej) predyktora wykorzystującego wielobitowy przetwornik c/a i rozwiązania z integratorem paczkowym, obu realizowanych w technologii CMOS (proces AMS 350 nm). Wykazano, iż rozwiązanie kodeka z predyktorem w postaci integratora paczkowego posiada przy zbliżonych wyjściowych parametrach przetwarzania, mniejszą powierzchnię, zużywa mniej energii i wymaga mniejszych zasobów logiki sterowania.

EN

Delta modulation with a sampling interval adaptation is key method of 1-bit a/d conversion, due to its compression properties and high processing quality, especially when coding nonstationary signal with high dynamics. In the most common solutions, it is proposed to apply in prediction loop a multi-bits d/a converter supplemented by digital accumulator. The aim of the article is to compare the predictor parameters (the area, the power, the complications of logic controller degree) using multi-bit d/ a converter and parcelling integrator, both of the solutions implemented in CMOS technology (process AMS 350nm). There was proved that the solution of the of codec with the predictor in the form of the parcelling integrator, has similar processing quality to classical approach, but reaches less surface area, uses less power, and requires less resources of logic control circuits.

10

Low voltage, high-speed four-quadrant cmos transconductance multiplier

Jasielski J., Kuta S., Machowski W., Kołodziejski W.

Zeszyty Naukowe. Telekomunikacja i Elektronika / Uniwersytet Technologiczno-Przyrodniczy w Bydgoszczy

|

2010

|

z. 13

115--124

EN

The paper presents an analog four-quadrant transconductance multiplier designed in CMOS technology, suitable for low voltage and operating at high-speed. The transconductance multiplier with Gilbert-like architecture uses a cascade of a combination of two linear current dividers implemented by means of the differential pairs to produce a linear dependence between the tail current and the two output currents. To adopt the circuit for low voltage, simple current mirrors have been applied to couple the first- and the second stage of the current dividers cascade. High-speed operation is possible thanks to simple architecture of building blocks using RF CMOS transistors with sufficiently large biasing currents. A complete circuits schematic with input driving peripherials, as well as simulation results of entire multiplier have also been presented.

PL

W artykule zaprezentowano szybki niskonapięciowy czteroćwiartkowy układ mnożący zaprojektowany w technologii CMOS. Architektura układu oparta jest o strukturę typu Gilberta. W układzie zastosowano kaskadowe połączenie dwóch stopni transkonduktancyjnych zrealizowanych w oparciu o pary różnicowe. Aby układ mógł pracować w zakresie niskich napięć zasilających poszczególne stopnie zostały sprzęgnięte przy pomocy prostych luster prądowych. Duża szybkość działania została osiągnięta dzięki prostej architekturze układu oraz zastosowaniu tranzystorów RF pracujących przy odpowiednio dużych wartościach prądów. W pracy zaprezentowano również wejściowe niskonapięciowe bloki pomocnicze oraz wyniki symulacji kompletnego układu mnożącego.

11

CMOS inverter based analog multipliers

Machowski W.

Przegląd Elektrotechniczny

|

2010

|

R. 86, nr 4

209-212

EN

In the paper a concept of CMOS implementation of four-quadrant inverter-based analog multipliers is presented. Analog circuits utilizing CMOS inverter become more an more popular recently, however most of research papers focus almost exclusively on linear applications. Exceeding the class of analog operations with multiplication of analog signals (which is a basic nonlinear one) may be a milestone step towards a complete base of analog signal processing blocks based on CMOS inverter.

PL

W artykule przedstawiono koncepcję realizacyjną czteroćwiartkowych analogowych układów mnożących zrealizowanych w oparciu inwerter CMOS. Układy analogowe wykorzystujące w swojej strukturze blok inwertera nie są ostatnio rzadkością, tym niemniej są to prawie wyłącznie aplikacje w układach liniowych. Rozszerzenie realizowanych funkcji o podstawową operację nieliniową jaką jest analogowe mnożenie sygnałów jest istotnym krokiem w kierunku realizacji zupełnej bazy analogowych bloków funkcjonalnych bazujących na inwerterze.

12

Projekt scalonego wzmacniacza ładunkowego na potrzeby przetwarzania typu Time-over-Threshold

Kasiński K., Szczygieł R.

Pomiary Automatyka Kontrola

|

2010

|

R. 56, nr 9

1043-1046

PL

Praca przedstawia projekt scalonego wzmacniacza ładunkowego zaprojektowanego dla aplikacji w układzie do odczytu detektorów paskowych w eksperymencie fizyki wysokich energii wykorzystującego przetwarzanie typu Time-over-Threshold. Zastosowane rozwiązania zostały zapożyczone z układów pikselowych. Projekt wykonano dla technologii United Microelectronics Corporation 180 nm. Zaprojektowany wzmacniacz charakteryzuje się niskim poborem mocy, niskimi szumami a także bardzo szerokim zakresem liniowej pracy zachowując swoje właściwości dla obu polarności ładunków wejściowych.

EN

New High Energy Physics experiments require new and better solutions for the detector readout systems. This paper presents the project of the charge sensitive amplifier (CSA) for the silicon strip detector readout chip implementing the Wilkinson-type analog to digital converter (called also Time-over-Threshold processing). This allows to implement the reasonable resolution and speed ADC in each channel while keeping the overall power consumption low. This is due to the fact that the information about the input charge is kept in the CSA output pulse length and can be then easily converted to digital domain. It has been designed for the UMC (United Micro-electronics Corporation) 180nm technology and should fit into 50 Μm pitch channel slot. Some solutions were adapted from the pixel-oriented integrated circuits and are optimized for much higher detec-tor capacitances. Presented charge sensitive amplifier shows very high dynamic range - much higher than required 0-16 fC. The dynamic range is not limited by the dynamic range of the amplifier itself which is a feature of the implemented discharge circuit. The processing chain has an ability to operate for both holes and electrons while keeping the low power consumption (625 ΜW) and low noise (720 e- at 30 pF detector capacitance). The paper presents the simulation-based performance of the circuit.

13

Zastosowanie algorytmu genetycznego do optymalizacji uzysku analogowych układów scalonych

Jantos P., Grzechca D., Rutkowski J.

Elektronika : konstrukcje, technologie, zastosowania

|

2010

|

Vol. 51, nr 12

84-86

PL

Projektowanie analogowych układów scalonych pod kątem ich wytwarzania oraz uzysku DFM/DFY (ang. Design for Manufacturability and Yield) to jedno z najważniejszych zagadnień w procesie ich produkcji. Możliwe jest częściowe nieuwrażliwienie działania układu scalonego na, spowodowane rozrzutem tolerancyjnym, zmiany wartości parametrów obwodu, poprzez precyzyjny dobór ich wartości nominalnych. W artykule, proponujemy wykorzystanie algorytmu genetycznego w procesie centrowania wartości nominalnych parametrów obwodu. Proces wykorzystuje również skonstruowany przez nas model analogowego obwodu scalonego oraz analizę Monte Carlo. Przedstawiona metoda centrowania została zweryfikowana z wykorzystaniem przykładowego układu - wzmacniacza operacyjnego wykonanego w technologii CMOS.

EN

Design for Manufacturability and Yield is one of the most important concepts in analogue integrated circuits manufacturing. The process of adjusting the nominal values of circuit parameters allows for partial immunisation of its performance against deviations in value of the circuit's parameters. This paper proposes the use of an evolutionary tool, the genetic algorithm, for design centring. The process is based on encompassing an assumed integrated model and Monte Carlo analysis. The presented design centring method has been verified with the use of an example circuit, i.e. a CMOS operational amplifier.

14

Wpływ układu kluczującego na dokładność odwzorowania napięcia w układach próbkująco-pamiętających realizowanych w scalonej technologii CMOS

Król K., Piwowarska E.

Elektronika : konstrukcje, technologie, zastosowania

|

2010

|

Vol. 51, nr 7

86-89

PL

W artykule przedstawiono wpływ realizacji układu kluczującego na dokładność układu próbkująco-pamiętającego zaprojektowanego w scalonej technologii CMOS 350 nm. Przeanalizowano zachowanie prostych kluczy NMOS, PMOS oraz CMOS. Następnie zaprojektowano i przeanalizowano układy kluczy o specjalnej konstrukcji, wykorzystujące efekt bootstrepu. Praktyczne zastosowanie otrzymanych wyników zilustrowano projektem 12-bitowego, szybkiego układu próbkująco-pamiętającego opartego o architekturę z millerowską pojemnością próbkującą.

EN

In this article the influence of a switching circuit realization on accuracy of voltage sample-and-hold circuit is shown. Switching circuits were designed and investigated in CMOS 350 nm technology. The influence of using simple single NMOS and PMOS transistor and CMOS transistor pair on the circuit accuracy were shown. Then, a special bootstrep switching circuits were designed and investigated. Practical application of obtained results was shown by designing and analyzing 12-bit fast sample-and-hold circuit based on miller capacitance architecture.

15

The design of low power 11.6 mW high speed 1.8 Gb/s stand-alone LVDS Driver in 0.18žm CMOS

Kłeczek R.

Elektronika : konstrukcje, technologie, zastosowania

|

2010

|

Vol. 51, nr 11

23-26

EN

Due to many advantages low voltage differential signaling LVDS has become a popular choice for fast data on-chip transmission, on-board/backplane or cable connections. LVDS standard offers achieving a high-speed data transmission and low power consumption at the same time. This paper presents a description of standard and design of LVDS transmitter fully compatible with IEEE specification, implemented in CMOS 180 nm UMC technology. The main driver's functional blocks: LVDS core and common mode feedback (CMFB) are described in detail, whereas control buffer and band-gap reference source are only mentioned. Results of simulation are also presented. Designed LVDS driver characterizes a very low level of static 7.5 mW and dynamic 8.5 mW (11.6 mW) power dissipation at data rate 400 Mb/s (1.8 Gbp/s).

PL

Niskonapięciowa transmisja różnicowa LVDS dzięki swoim licznym zaletom jest coraz częściej stosowana w układach transmisji danych. Praca przedstawia projekt modułu układu scalonego nadajnika LVDS. Układ został zaprojektowany w technologii CMOS firmy United Microelectronics Corporation, o rozmiarze charakterystycznym równym 180 nm. Opracowane rozwiązanie nadajnika jest kompatybilne ze specyfikacją IEEE. Zaprojektowany nadajnik LVDS charakteryzuje się bardzo niskim poziomem statycznego 7,5 mW, dynamicznego zużycia mocy 8,5 mW (11,6 mW), podczas transmisji danych z szybkością 400 Mb/s (1,8 Gb/s).

16

Operational amplifier for switched capacitor systems realized in various CMOS technologies

Długosz R., Pawłowski P., Dąbrowski A.

Elektronika : konstrukcje, technologie, zastosowania

|

2010

|

Vol. 51, nr 3

67-70

EN

This paper presents a detailed investigation of a two-stage operational amplifier (OA), which is commonly used in switched-capacitor finite impulse response (SC FIR) filters. A proper selection of the OA structure for particular SC FIR filters is an important task, as it has a direct influence on the achievable data rate, power dissipation, chip area, as well as selectivity of the filter. Main parameters of the OA have been compared in the CMOS AMS 0.8 μm, 0.35 μm as well as in the TSMC 0.18 μm technologies. The best performance has been achieved in the 0.18 žm process, as expected. The gain bandwidth product (GBP) equals 1.9 GHz in this case, while the power dissipation is 600 μW at 1.8 V power supply. The chip area of a single OA, which equals 400 μm 2, is approximately 20 times smaller than in the 0.8 μm technology. The corner analysis for different temperatures, supply voltages, and several transistor models for the CMOS 0.18 μm process is also presented in the paper.

PL

W artykule przedstawiono szczegółową analizę dwustopniowego wzmacniacza operacyjnego, powszechnie używanego w filtrach o skończonej odpowiedzi impulsowej wykonanych w technice przełączanych kondensatorów. Dobór właściwego do danego filtru wzmacniacza operacyjnego jest bardzo istotnym elementem projektu. Parametry wzmacniacza pośrednio wpływają na osiągane parametry: szybkość działania, pobór mocy, powierzchnię układu scalonego, a także selektywność filtru. W pracy porównano parametry wzmacniaczy wykonanych w technologiach CMOS AMS 0,8 μm, 0,35 μm, a także TSMC 0,18 μm. Zgodnie z oczekiwaniami najlepsze osiągi uzyskał wzmacniacz wykonany w procesie 0,18 žm. Iloczyn szerokości pasma i wzmocnienia osiągnął wartość 1,9 GHz, przy poborze mocy 600 μW i zasilaniu 1,8 V. Powierzchnia pojedynczego wzmacniacza operacyjnego równa się 400 μm2 i jest około 20-krotnie mniejsza niż w technologii 0,8 μm. Przeprowadzono również analizę zmienności procesu produkcyjnego dla różnych temperatur, napięć zasilania i kilku modeli tranzystorów w procesie CMOS 0,18 μm.

17

Co-Design Strategy Approach of LNA, Oscillator, and Mixer

Oliveira J. P., Oliveira L., Ferreira J. J., Bastos I., Michalak T., Pankiewicz P., Nowacki B., Makosa P., Rybarczyk A.

Electronics and Telecommunications Quarterly

|

2009

|

Vol. 55, No 4

585-599

EN

A co-design strategy for the implementation of a low-voltage fully integrated CMOS receiver is presented. This co-design approach allows the design of a compact direct-conversion receiver by avoiding 50 α matching buffers and networks, and AC coupling capacitors between mixer inputs and LNA and oscillator outputs. Moreover, the proposed circuit does not require DC choke inductors for mixer biasing. Since a 1.2 V power supply is used, a current bleeding technique is applied in the LNA and in the mixer. To avoid inductors and obtain differential quadrature outputs, an RC two-integrator oscillator is employed, in which, a filtering technique is applied to reduce phase noise and distortion. The proposed receiver is designed and simulated in a 130 nm standard CMOS technology. The overall conversion voltage gain has a maximum of 35.8 dB and a noise figure below 6.2 dB.

18

Uwagi o cieple w układach CMOS

Izydorczyk J.

Przegląd Elektrotechniczny

|

2008

|

R. 84, nr 2

77-83

PL

W artykule autor próbuje odpowiedzieć na pytanie: „Jak długo jeszcze możliwe jest udoskonalanie współczesnej technologii CMOS i zmniejszanie rozmiaru charakterystycznego?” Zamiast rozważać szczegóły procesu technologicznego zaproponowano model budowy bramki logicznej, którego centralnym elementem jest kanał Gaussa z addytywnym szumem białym. Model ten sugeruje, że następuje właśnie przejście od trybu pracy bramek ograniczonej pasmem przenoszenia do trybu pracy ograniczonego wydzielaną mocą. Tryb pracy ograniczony mocą charakteryzuje się masowym występowaniem błędów sprzętowych spowodowanych szumem termicznym. Teoria informacji obiecuje, że taka sytuacja nie oznacza termicznej śmierci technologii, ale nowy etap rozwoju w którym niezawodne systemy konstruowane są z zawodnych bramek logicznych.

19

Diffractive optical filters

Kozik S., Manak I., Smirnov A.

Przegląd Elektrotechniczny

|

2008

|

R. 84, nr 3

64-66

EN

In this paper, we demonstrate the feasibility of three color filter design for the visible range. We analyze limitations and provide optimization of diffractive filters based on one-dimensional patterned metal layers. We present result of numerical simulation for a novel design, which exhibits two-side bounded transmittance spectra with similar shape for different polarizations of incident radiation. The operating wavelength of the structure is smaller than period of patterns used, thus reducing the critical dimension requirement for fabrication technology.

PL

Przedstawiono projektowanie trzykolorowego filtru. Przeanalizowano ograniczenia I przeprowadzono optymalizację filtru dyfrakcyjnego wykorzystującego jednowymiarową warstwę metalu. Przedstawiono rezultaty symulacji numerycznej nowego projektu, który wykazuje dwustronne brzegowe widmo transmitancji o podobnym kształcie dla różnych polaryzacji. Zakres fal proponowanej struktury jest mniejszy niż użyty wzór, a więc wymaga technologii redukującej rozmiary krytyczne.

20

Programowalny zlinearyzowany wejściowy stopień wzmacniacza transkonduktancyjnego CMOS

Szczepański S., Pankiewicz B.

Elektronika : konstrukcje, technologie, zastosowania

|

2008

|

Vol. 49, nr 11

202-203

PL

W artykule przedstawiono zlinearyzowany wejściowy stopień wzmacniacza transkonduktancyjnego CMOS. W jego skład wchodzi para różnicowa, prosty jednostopniowy wzmacniacz operacyjny o szerokim paśmie oraz rezystor. Elementy te pracują objęte pętlą ujemnego sprzężenia zwrotnego a linearyzacja osiągana jest przez powielenie liniowych charakterystyk rezystora. W rezultacie otrzymujemy wejściowy stopień wzmacniacza transkonduktancyjnego charakteryzujący się bardzo dobrą liniowością, szerokim pasmem przetwarzanych sygnałów oraz możliwością kompensacji charakterystyk częstotliwościowych poprzez manipulacje dodatkowymi pojemnościami kompensującymi. Przez modyfikację polegającą na użyciu dwóch stopni odpowiednio ze sobą połączonych można uzyskać wzmacniacz całkowicie różnicowy. Zastosowanie kluczy z tranzystorów MOS i zestawu rezystorów umożliwia wykonanie stopnia z programowalną cyfrowo wartością uzyskiwanej transkonduktancji.

EN

In this paper a linearized input stage of CMOS transconductance amplifier is presented. The proposed circuit technique is developed using simple source-coupled differential pair transconductors, a feedback-loop amplifier for transconductance (gm) linearization and a linear reference resistor (R). As a result, an efficient linearization of a transfer characteristic of the OTA is obtained. Additionally presented stage has wide bandwidth and capability for compensation of frequency resonses by means of extra capacitors. Afully differential stage can be also obtained by proper connection of two identical single input stages. Programmability of transconductance value is obtained by means of MOS switches and matrix of resistors.