Wyniki wyszukiwania - BazTech

1

RNS/TCS converter design using high-level synthesis in FPGA

Smyk R., Czyżak M.

Zeszyty Naukowe Wydziału Elektrotechniki i Automatyki Politechniki Gdańskiej

|

2017

|

Nr 57

121--126

EN

An experimental high-level synthesis (HLS) of the residue number system (RNS) to two’s-complement system (TCS) converter in the Vivado Xilinx FPGA environment is shown. The assumed approach makes use of the Chinese Remainder Theorem I (CRT I). The HLS simplifies and accelerates the design and implementation process, moreover the HLS synthesized architecture requires less hardware by about 20% but the operational frequency is smaller by 30% than that for the VHDL designed converter.

PL

W pracy przedstawiono eksperymentalną wysokopoziomową syntezę w FPGA konwertera L systemu resztowego do systemu reprezentacji z uzupełnieniem do 2 (U2). W zastosowanym podejściu wykorzystano algorytm konwersji na bazie chińskiego twierdzenia o resztach (CRT 1), Zauważono, że synteza wysokopoziomowa ułatwia proces projektowania oraz zauważalnie skraca czas testowania układu. Zaprojektowana architektura konwertera przy wykorzystaniu syntezy wysokopoziomowej pochłania o około 20% zasobów układu FPGA mniej niż dla konwertera zaprojektowanego przy użyciu języka VHDL, jednak maksymalna częstotliwość pracy jest niższa o około 30%.

2

Parallel generator of q-valued pseudorandom sequences based on arithmetic polynomials

Finko O, Samoylenko D, Dichenko S, Eliseev N

Przegląd Elektrotechniczny

|

2015

|

R. 91, nr 3

24-27

EN

A new method for parallel generation of q-valued pseudorandom sequence based on the presentation of systems generating logical formulae by means of arithmetic polynomials is proposed. Fragment consisting of k-elements of q-valued pseudorandom sequence may be obtained by means of single computing of a single recursion numerical formula. It is mentioned that the method of the “arithmetization” of generation may be used and further developed in order to protect the encryption gears from cryptographic onset, resulting in the initiating of mass hardware failures.

PL

Zaproponowano metodę równoległej generacji q-wartościowych sekwencji pseudolosowych na podstawie przedstawienia generujących układów rekurencyjnych wzorów logicznych za pomocą wielomianów liczbowych. Fragment zawierający k elementów q-wartościowych sekwencji pseudolosowej można uzyskać za pomocą jednokrotnego obliczania jednego ze wzorów numerycznych. Zwrócono uwagę na to, że proponowana metoda “arytmetyzacji” generowania takich sekwencji może w przyszłości być rozpowszechniona na przypadek zabezpieczenia urządzeń kryptograficznych przed kryptoanalitycznymi atakami, polegającymi na wywoływaniu masowych zaburzeń funkcjonowania osprzętu.

3

The network coding method in wireless sensor networks based on residue number system

Yatskiv V

Zeszyty Naukowe. Organizacja i Zarządzanie / Politechnika Śląska

|

2013

|

z. 67

135--144

EN

The paper presents and investigates the method of network encoding in the residue number system for usage in wireless sensor networks. The method of encoding provides increase of total network bandwidth by choosing coprime digit capacity different modules and different routes of transmission residues.

PL

W artykule zaproponowano i zbadano metodę kodowania sieciowego w systemie resztowym do stosowania w bezprzewodowych sieciach sensorowych. Opracowana metoda kodowania zwiększa ogólną przepustowość sieci dzięki wyborowi względnie pierwszych modułów o różnej pozycyjności i przesyłaniu reszt przez różne trasy.

4

An improved high-speed residue-to-binary converter based on the Chinese Remainder Theorem

Czyżak M.

Pomiary Automatyka Kontrola

|

2007

|

R. 53, nr 4

72-73

EN

A new high-speed residue-to-binary converter for five bit moduli based on the Chinese Remainder Theorem is presented. The orthogonal projections are computed by mapping using five-variable logic functions. The sum of projections is calculated using the Wallace tree. The output carry-save representation is partitioned into four segments in such a way that the sum of the numbers represented by the low-order segments does not exceed the Residue Number System (RNS) range M. The bits of the high-order segments are compressed by the small carry-propagate adder that in effect diminishes the size of the modulo M generator used to reduce the number represented by the high-order segments. The obtained sum is smaller than 2M, thus the effective two-operand final modulo M adder can be used. The proposed converter can be pipelined on the full-adder level.

PL

Zaprezentowano nową architekturę konwertera z systemu resztowego do systemu binarnego dla modułów 5-bitowych opartą na chińskim twierdzeniu o resztach. Projekcje ortogonalne określane są poprzez odczyt z pamięci ich obliczonych wartości. Pamięć symulowana jest poprzez użycie funkcji logicznych o liczbie zmiennych równej bitowej długości modułu. Suma projekcji obliczana jest przy użyciu sumatora wielooperandowego opartego na drzewie Wallace'a. Wyjściowe wektory sumy i przeniesienia są dzielone na cztery segmenty w taki sposób, że suma liczb reprezentowanych przez bity o młodszych wagach nie przekracza zakresu liczbowego systemu resztowego, M. Bity należące do segmentów o starszych wagach są dodawane w niewielkim sumatorze, co w efekcie umożliwia znaczne zmniejszenie rozmiaru generatora stosowanego do redukcji modulo M liczby reprezentowanej przez te bity. Suma otrzymana po zsumowaniu liczby reprezentowanej przez segmenty o młodszych wagach i zredukowanej liczby reprezentowanej przez segmenty starszych wagach nie przekracza 2M, co umożliwia zastosowanie efektywnego sumatora końcowego modulo M. Konwerter w proponowanej konfiguracji może pracować potokowo na poziomie pełnego sumatora.