Wyniki wyszukiwania - BazTech

Ograniczanie wyników

1 Elektronika : konstrukcje, technologie, zastosowania

1 2017

Znaleziono wyników: 1

Liczba wyników na stronie

Wyniki wyszukiwania

Wyszukiwano:
w słowach kluczowych: synteza behaworialna

Sortuj według:

Ogranicz wyniki do:

Synteza Wysokiego Poziomu z wykorzystaniem języka Python

Cieszewski R., Poźniak K.

Elektronika : konstrukcje, technologie, zastosowania

2017

Vol. 58, nr 8

31--35

W artykule omówiono autorski kompilator syntezy wysokiego poziomu. Rozwój technologii FPGA i rosnąca złożoność zastosowań w ostatnich dziesięcioleciach zmusiły twórców kompilatorów do przejścia na wyższy poziom abstrakcji. Kompilatory interpretują algorytmiczny opis żądanego zachowania zapisanego w języku wysokiego poziomu (HLL) i tłumaczą go na język opisu sprzętu (HDL). W artykule przedstawiono kompilator syntezy wysokiego poziomu (HLS) oparty na języku Python. Kompilator pobiera parametry konfiguracji i mapuje program Python do kodu VHDL umożliwiającego konfigurację układu FPGA po procesie syntezy. Układy FPGA mogą osiągnąć znacznie większą wydajność niż rozwiązanie programowe wykorzystując większy poziom równoległości, w szczególności dla algorytmów drobnoziarnistych (ang. fine grain). Osiągane jest to poprzez rekonfigurowalną wewnętrzną sieć połączeń FPGA oraz dostępne bloki sprzętowe. Tworzenie równoległych programów realizowanych w FPGA wprost w języku HDL jest trudne i czasochłonne. Korzystanie z wyższego poziomu abstrakcji opisu oraz kompilatora wysokiego poziomu mogą czas ten znacząco zmniejszyć. W artykule opisano metody projektowania, narzędzia oraz implementację opracowanego kompilatora Python-VHDL .

This paper presents High-Level Synthesis compiler. The development of FPGA technology and the increasing complexity of applications in recent decades have forced compilers to move to higher abstraction levels. Compilers interprets an algorithmic description of a desired behavior written in High-Level Languages (HLLs) and translate it to Hardware Description Languages (HDLs). This paper presents a Python based High-Level synthesis (HLS) compiler. The compiler get the configuration parameters and map RPython program to VHDL code. Then, VHDL code can be used to program FPGA chips. FPGAs have the potential to achieve far greater performance than software exploiting a greater level of parallelism especially for fine grain algorithms. This can be achieved by reconfigurable internal FPGA connections and hardware primitives. Creating parallel programs implemented in FPGAs in pure HDL is difficult and time consuming. Using higher level of abstraction and High-Level Synthesis compiler implementation time can be reduced. This article describes design methodologies and tools, implementation of created VHDL backend for Python compiler.