Wyniki wyszukiwania - BazTech

1

Implementacja algorytmu generacji tła wraz z modułem segmentacji obiektów ruchomych i eliminacji cieni w układach FPGA serii Spartan 6

Kryjak T., Komorkiewicz M., Gorgoń M.

Automatyka / Akademia Górniczo-Hutnicza im. Stanisława Staszica w Krakowie

|

2011

|

T. 15, z. 3

197-217

PL

W artykule opisano implementację systemu detekcji obiektów ruchomych składającego się z kamery cyfrowej, układu FPGA Spartan 6 oraz monitora LCD. Zastosowano metodę detekcji obiektów opartą na obrazach różnicowych, stosując następujące algorytmy: generacja tła, odejmowanie tła i usuwanie cieni. Dokonano modyfikacji i adaptacji algorytmów do potrzeb implementacji FPGA. Podstawą działania systemu są moduły zaimplementowane w języku VHDL: wielowariantowej generacji tła oraz segmentacji obiektów ruchomych na podstawie analizy wartości jasności, koloru i tekstury. Dodatkowo opisano budowę, zaimplementowanych w języku Verilog, modułów umożliwiających komunikację z kamerą, wykonanie transformacji Bayera, konwersji przestrzeni barw RGB na CIE Lab oraz szybkiego interfejsu do zewnętrznej pamięci RAM DDR3. Ponadto w pracy zaprezentowano zużycie zasobów FPGA dla poszczególnych modułów oraz wyniki testów wykonanego systemu.

EN

The article describes an implementation of a moving object detection system consisting of a digital camera, a Spartan 6 FPGA device and a LCD monitor. The object detection method is based on differential images. It uses the following algorithms: background generation, background subtraction and shadow removal. The basis of the system are two modules designed in VHDL: advanced background generation and moving objects segmentation based on brightness, colour and texture analysis. In addition the construction of modules allowing communication with the camera, execution of the Bayer transform, RGB to CIE Lab colour space conversion and fast interface to the external DDR3 RAM is described. The paper also presents the usage of FPGA resources and tests results of the proposed system.

2

Computation acceleration on SGI RASC: FPGA based reconfigurable computing hardware

Jamro E., Janiszewski M., Machaczek K., Russek P., Wiatr K., Wielgosz M.

Computer Science

|

2008

|

Vol. 9

21-34

EN

In this paper a novel method of computation using FPGA technology is presented. In several cases this method provides a calculations speedup with respcct to the General Purpose Processors (GPP). The main concept of this approach is based on such a design of computing hardware architecture to fit algorithm dataflow and best utilize well known computing techniques as pipelining and parallelism. Configurable hardware is used as a implementation platform for custom designed hardware. Paper will present implementation results of algorithms those are used in such areas as cryptography, data analysis and scientific computation. The other promising areas of new technology utilization will also be mentioned, bioinformatics for instance. Mentioned algorithms were designed, tested and implemented on SGI RASC platform. RASC module is a part of Cyfronet's SGI Altix 4700 SMP system. We will also present RASC modern architecture. In principle it consists of FPGA chips and very fast, 128-bit wide local memory. Design tools avaliable for designers will also be presented.

PL

Autorzy prezentują nową metodę prowadzenia obliczeń wielkiej skali, opartą na układach FPGA. W szczególnych przypadkach jej zastosowanie prowadzi do skrócenia czasu obliczeń. Podstawą metody jest prowadzenie obliczeń za pomocą architektur obliczeniowych projektowanych dla danego algorytmu. Ponieważ architektura stworzona została specjalnie dla zadanego algorytmu, lepiej wykorzystuje możliwości równoległej i potokowej realizacji obliczeń. Jako platformę realizacji architektur dedykowanych zastosowano układy rekonfigurowalne. Artykuł prezentuje także wyniki zastosowania wspomnianej techniki w takich obszarach, jak kryptografia, analiza danych i obliczenia naukowe podwójnej precyzji. Wskazano również na inne dziedziny nauki, gdzie opisywana technika jest z powodzeniem stosowana (np.: bioinformatyka). Zrealizowane algorytmy były uruchomione i przetestowane na zainstalowanym w ACK Cyfronet AGH module SGI RASC, będącym częścią systemu SMP Al-tix 4700. Przedstawiono architekturę zastosowanego modułu RASC oraz narzędzia i metody projektowania dostępne dla programistów.

3

Akcelerator sprzętowy do szyfrowania strumienia danych

Kryjak T., Gorgoń M.

Automatyka / Akademia Górniczo-Hutnicza im. Stanisława Staszica w Krakowie

|

2008

|

T. 12, z. 3

695-707

PL

W pracy opisano realizację akceleratora sprzętowego do szyfrowania danych. Omówiono wykorzystany algorytm DES oraz jego implementację w języku VHDL. Dokonano oceny różnych kart z układami FPGA, pod kątem ich przydatności do stworzenia akceleratora współpracującego z komputerem PC. Szczegółowo opisano część programową i sprzętową prezentowanego rozwiązania oraz problemy związane z transferem danych pomiędzy komputerem PC a układem FPGA. Przedstawiono wyniki testów poprawności oraz prędkości wykonanej aplikacji. Dokonano także porównania wydajności zaproponowanego rozwiązania sprzętowego i rozwiązań programowych.

EN

The paper describes a data stream encryption hardware accelerator. The used DES algorithm and its implementation in VHDL language have been discussed. Different FPGA platforms have been evaluated to determine the most suitable one for creating an accelerator cooperating with a PC computer. The software and hardware parts of the presented solution, as well as problems with data transfer form the PC computer to the FPGA device have been described. Correctness and speed of the implemented application have been tested. Finally, the performance of the presented hardware solution and software solutions has been compared.