Wyniki wyszukiwania - BazTech

1

Adsorption of ethanol to thin layer of acenes as a process of interconnected networks

Kania S., Kuliński J.

Scientific Bulletin. Physics / Lodz University of Technology

|

2013

|

Vol. 34

27--33

EN

The activation process and the transport process for electrons in the tetracene layers and holes in the p-quaterphenyl layers is considered. Observed dependence of the conductivity on the vapor concentration of the activator molecules may suggests influence of collisions as a source of injection of charge through the surface potential barrier of adsorption. Applied model of two-body interactions in the interface of adsorption is approved on the basis of theory of area law for entanglement from exponential decay of correlations. Quantum description of adsorption of small hydrocarbon to the solid acenes involve only diagonal elements of the interaction matrix.

PL

Badano proces aktywacji i proces transportu elektronów w warstwach tetracenu i p-kwaterfenylu. Zależność procesów przewodnictwa od chwilowej wartości stężenia par aktywatora sugeruje wzrost natężenia prądu związanego z adsorpcją jako wynik procesów dwuciałowych zderzeń z wstrzykiwaniem nośników ładunku do warstwy. Słuszność takiego modelu uzasadnia twierdzenie o powierzchniowym charakterze oddziaływań wynikającym z teorii eksponencjalnego zaniku korelacji [9]. Teoretyczna analiza procesu adsorpcji węglowodoru na powierzchni pierścieniowego acenu nie wymaga znajomości wyrazów mieszanych macierzy przejścia. Powinno to prowadzić do znacznego uproszczenia procedury obliczania parametrów modelu oddziaływań.

2

Zastosowanie symetrycznego rozkładu jazdy w przewozach międzyaglomeracyjnych

Żurkowski A.

Prace Naukowe Politechniki Warszawskiej. Transport

|

2013

|

z. 97

575--584

PL

Symetryczny rozkład jazdy, którego konstrukcja oparta została na wybranej osi symetrii, implikuje szereg konsekwencji organizacyjnych. W artykule przeanalizowano możliwość zastosowania tego rozkładu jazdy w warunkach rzeczywistych sieci kolejowej dla wybranego układu połączeń pociągami międzyaglomeracyjnymi. Przeprowadzona analiza prowadzi do wyboru wariantu optymalizującego ustalony zbiór skomunikowań pociągów na stacjach węzłowych.

EN

The row of organizational consequences implies the symmetrical time-schedule whose construction was leaning stay on the chosen axis of symmetry. Possibility of use of such time-schedule was analysed in the article in the conditions of real nets of the polish railway for the chosen arrangement of connections intercity trains. The conducted analysis leads to the choice of the variant optimizing the settled gathering connecting of trains on nodal stations.

3

Sieć Banyana w implementacji sprzętowej dekodera LDPC

Sułek W.

Pomiary Automatyka Kontrola

|

2011

|

R. 57, nr 1

36-38

PL

Kody LDPC stanowią jedną z najnowocześniejszych metod kodowania dla celów korekcji błędów. Artykuł dotyczy sprzętowego dekodera podklasy kodów LDPC zorientowanych na implementację, który został opracowany w formie syntezowalnego opisu w języku VHDL. Jak pokazały wyniki syntezy, znaczną część powierzchni dekodera zajmuje moduł konfigurowalnej sieci połączeń. Sieć składa się z zestawu multiplekserów, które propagują dane z pamięci do jednostek obliczeniowych. Synteza behawioralnego opisu tego modułu daje niekorzystne wyniki. Dlatego też zaproponowano opis strukturalny z wykorzystaniem idei sieci Banyana oraz zestawu multiplekserów wyjściowych. Dzięki temu osiągnięto nawet kilkudziesięcioprocentową oszczędność powierzchni dekodera.

EN

Low-Density Parity-Check codes are one of the best modern error-correcting codes due to their excellent error-correcting performance and highly parallel decoding scheme. This paper deals with a hardware iterative decoder for a subclass of LDPC codes that are implementation oriented, known also as Architecture Aware LDPC. The parameterizable decoder has been designed in the form of synthesizable VHDL description. Implementation in Xilinx FPGA devices achieves the throughput equal to nearly 100Mb/s. A significant part of the decoder area is occupied by the configurable interconnection network. The network consists of a set of multiplexers that propagate the data from the memory to computation units. The behavioral description of the interconnection network gives quite poor synthesis results: the decoder area is large and exponentially dependent on the number of inputs / outputs. Instead of the straightforward behavioral description, the switching network can be described structurally making use of ideas known from the theory of telecommunication switches: Benes or Banyan networks. In the paper there is presented in detail the interconnection network implementation based on the Banyan switch with additional multiplexer stage to enable non-power-of-2 numbers of outputs. Comparison of the synthesis results for the network based on the behavioral and Banyan structural description shows significant decrease in the decoder area in the second case.

4

Testing of crosstalk-type dynamic faults in interconnection networks with use of ring LFSRs

Hławiczka A., Gucwa K., Garbolino T., Kopeć M.

Przegląd Elektrotechniczny

|

2010

|

R. 86, nr 11a

133-137

EN

The need to apply the test-per-clock method at full clock rates to test crosstalks in networks of long interconnects between modules in a System on a Chip (SoC) is highlighted. Our method involves the 3n-R-LFSR (Ring Linear Feedback Shift Register). The part of the R-LFSR that generates test patterns for n–interconnects has double number of flip-flops where every second flip-flop is connected to the network of Interconnects Under Test (IUT). It has been proved that the 3n-R-LFSR is capable to generate all the two-test patterns that are necessary for IUT. The completed simulation experiments evidenced efficiency of the method application to test crosstalks that are manifested by either a glitch or an edge delay.

PL

Przedstawiono metodę wykrywania przesłuchów w długich połączeniach pomiędzy blokami układów SoC. Wykorzystano liniowy rejestr pierścieniowy R-LFSR. Część rejestru generująca wektory testowe ma podwojoną liczbę przerzutników w stosunku do typowego rejestru pierścieniowego, co drugi przerzutnik połączony jest z testowaną siecią połączeń. Wykazano, że taki rejestr może wygenerować wszystkie pary testów niezbędne do wykrycia przesłuchów.

5

Testowanie dynamicznych uszkodzeń typu przesłuchy w sieciach połączeń przy użyciu rejestrów pierścieniowych R-LFSR

Hławiczka A., Gucwa K., Garbolino T.

Pomiary Automatyka Kontrola

|

2009

|

R. 55, nr 8

572-574

PL

W pracy przedstawiono nową metodę wykrywania przesłuchów w połączeniach. Testowaniu poddaje się tylko te połączenia FPGA, które będą wykorzystywane przez docelową aplikację. Zaproponowana struktura testera wbudowanego (BIST) wykorzystuje rejestr pierścieniowy 3n R LFSR, który w swojej części odpowiedzialnej za generowanie par testowych ma podwojoną liczbę przerzutników. Do testowanej sieci n połączeń jest podłączony tylko co drugi przerzutnik. Taka struktura generuje wszystkie pary niezbędne do pobudzenia przesłuchów co jest niemożliwe w klasycznej strukturze R-LFSR. Eksperymenty potwierdziły skuteczność testera BIST w pobudzaniu określonych przesłuchów.

EN

A new method of detection of crosstalk faults is presented in the paper. An interconnect network employed by a target application is a sole subject of the test. The detection of crosstalk fault requires stimulation of the interconnect network under test (INUT) with two consecutive test patterns. The test patterns have to be applied to inputs of the INUT at a nominal clock frequency. So using the Built In Self Test (BIST) is a must. The proposed BIST structure is based on a ring register called 3n R LFSR (Fig.1). In contrast to a typical ring register, the 3n R LFSR contains a double number 2n of flip flops in its part that is responsible for two test pattern generation. The n lines of the INUT are fed from the outputs of every second flip flop of that part of the register. Such structure of the BIST is capable of generating all two test patterns that are required to stimulate crosstalk faults in the INUT, which is impossible in the case of a classical R LFSR. At the beginning of a test session the 3n-R-LFSR is seeded with a chosen value. After g clock cycles the final state (signature) is read. In more complex cases crosstalk can be observed only if a number k of lines being aggressors change their state simultaneously. The experiments proved that for k << n it is possible to find the initial seed being the beginning of a test sequence, that stimulate all required crosstalks. The length of the test sequence and simulation time ? necessary for finding initial seed is acceptable (Tab. 3).

6

Skuteczny generator testów dla przesłuchów w połączeniach

Rudnicki T., Garbolino T., Gucwa K., Hławiczka A.

Pomiary Automatyka Kontrola

|

2009

|

R. 55, nr 7

432-434

PL

W pracy zasygnalizowano konieczność testowania przesłuchów metodą test-per-clock przy pełnej szybkości zegara w sieciach długich połączeń między modułami w jednoukładowych systemach typu SoC. Do generacji testów zaproponowano rejestr LFSR (ang. Linear Feedback Shift Register) z wielomianem pierwotnym oraz z podwojoną liczbą przerzutników, w którym tylko co drugi przerzutnik jest podłączony do testowanej sieci połączeń. Przeprowadzono eksperymenty symulacyjne sprawdzające skuteczność ich wykorzystania do testowania przesłuchów objawiających się albo chwilowym zakłóceniem (szpilką) albo opóźnieniem zbocza.

EN

The paper is devoted to a test-per-clock method of an at-speed testing of crosstalk faults in long interconnects between cores in a System-on-a-Chip. A LFSR composed of 2n flip-flops and implementing primitive polynomial was used as a Test Pattern Generator (TPG) for an interconnect network comprised of n nets. In our approach every second output of the LFSR is connected to the Interconnect Network Under Test. Simulation-based experiments were carried out to verify effectiveness of vector sequences produced by the proposed TPG in detection of crosstalk faults provoked at victim net by simultaneous occurrence of rising (falling) edges 01(10) at k aggressor lines. Crosstalk faults causing occurrence of a positive (negative) glitch at a victim line having constant value 00(11) as well as ones that lead to delaying an edge with an opposite direction 10(01) at a victim line were taken into consideration. The experimental results show that for n ? {8,12,16,20,24,28,32} and k << n all above-mentioned crosstalk faults can be detected by a test sequence having an acceptable length.