Wyniki wyszukiwania - BazTech

1

Metody ograniczania złożoności obliczeniowej regulatorów predykcyjnych w napędach z silnikami indukcyjnymi

Wróbel K., Serkies P. J.

Przegląd Elektrotechniczny

|

2015

|

R. 91, nr 2

187-191

PL

W artykule przedstawiono porównanie metod ograniczania złożoności obliczeniowej regulatorów predykcyjnych w napędach z silnikami indukcyjnymi, w tym metodę redukcji liczby regionów oraz metodę wykorzystującą binarne drzewa poszukiwań. Zaprezentowano model matematyczny rozpatrywanego napędu, strategię sterowania oraz wyniki badań eksperymentalnych.

EN

The article presents a comparison of methods of reducing the computational complexity of predictive controller drives with induction motors, including the method for reducing the number of regions and the method of using a binary search tree. Presented a mathematical model of the drive in question, the control strategy and the results of experimental studies.

2

Generalized multiresolution discrete orthogonal transforms

Andreatto B., Cariow A.

Pomiary Automatyka Kontrola

|

2013

|

R. 59, nr 8

830--832

EN

This paper presents an idea of the multiresolution discrete orthogonal transforms. One possible approach to realization of this multiresolution transform is implementation of the rationalized algorithm for computing the coefficients creating the consecutive resolution levels. The paper also presents an example of synthesis of the fast algorithm for computing the coefficients of the multiresolution discrete Hartley transform. For the description of the compuatational procedures we use a vector-matrix notation.

PL

W artykule przedstawiono uogólnioną wielorozdzielczą dyskretną transformację ortogonalną. Zdefiniowana w niniejszej pracy transformacja pozwala na analizę sygnału na wielu poziomach rozdzielczości. Poziomy te są stanowione poprzez współczynniki częstotliwościowe uzyskiwane w procesie realizacji szybkich dyskretnych transformat ortogonalnych np. dyskretnej transformaty Fouriera (DFT), dyskretnej transformaty kosinusowej (DCT), dyskretnej transformaty Hartley’a, czy też dyskretnej transformaty slant, w odniesieniu do kolejnych fragmentów badanego sygnału. Przedstawiony w niniejszym artykule schemat postępowania jest słuszny dla sygnałów o liczbie próbek będącej naturalną potęgą liczby dwa. Zastosowanie szybkich algorytmów realizacji poszczególnych przekształceń na kolejnych poziomach rozdzielczości, pozwala na uzyskanie znaczącej redukcji liczby wykonywanych działań arytmetycznych, w porównaniu do metody polegającej na bezpośrednim mnożeniu macierzy bazy i wektora kolumnowego danych wejściowych. W przedłożonej pracy, do opisu poszczególnych procedur obliczeniowych posłużono się rachunkiem wektorowo-macierzowym, który jest adekwatny do opisu przestrzenno-czasowych struktur procesów obliczeniowych, jak również umożliwia w sposób bezpośredni odwzorowanie tychże struktur w przestrzeni realizacji programowych i sprzętowych. W artykule zaprezentowano również przykład syntezy szybkiego algorytmu realizacji wielorozdzielczej dyskretnej transformaty Hartley’a dla sygnału jednowymiarowego o liczbie próbek wynoszącej osiem.

3

A rationalized algorithm for complex-valued inner product calculation

Cariow A., Cariowa G.

Pomiary Automatyka Kontrola

|

2012

|

R. 58, nr 7

674-676

EN

This paper presents a rationalized algorithm for calculating a complex-valued inner product. The main idea of algorithm synthesis uses the well-known opportunity to calculate the product of two complex numbers with three multiplications and five additions of real numbers. Thus, the proposed algorithmic solution reduces the number of real multiplications and additions compared to the schoolbook implementation, and takes advantage of parallelization of calculation offered by field-programmable gate arrays (FPGAs).

PL

W artykule został przedstawiony równoległy algorytm wyznaczania iloczynu skalarnego dwóch wektorów, których elementami są liczbami zespolonymi. Proponowany algorytm wyróżnia się w stosunku do całkowicie równoległej implementacji metody naiwnej zredukowaną złożonością multiplikatywną. Jeśli metoda naiwna wymaga wykonania 4N mnożeń (układów mnożących podczas implementacji sprzętowej) oraz 2(2N-1) dodawań (sumatorów) liczb rzeczywistych to proponowany algorytm wymaga tylko 3N mnożeń oraz 6N-1 dodawań. W pracy została przedstawiona zracjonalizowana wektorowo-macierzowa procedura obliczeniowa wyznaczania takich iloczynów a także zdefiniowane konstrukcje macierzowe, wchodzące w skład owej procedury. Przy implementacji sprzętowej proponowany algorytm posiada niewątpliwe walory w stosunku do implementacji naiwnego sposobu zrównoleglenia obliczeń wymagającego więcej bloków mnożących. A ponieważ blok mnożący pochłania znacznie więcej zasobów sprzętowych platformy implementacyjnej niż sumator, to redukcja liczby tych bloków przy projektowaniu jednostek obliczeniowych jest sprawą niezwykle aktualną. W przypadku implementacji jednostki do obliczania iloczynu skalarnego w strukturze FPGA proponowane rozwiązanie pozwala zaoszczędzić pewną część umieszczonej w układzie puli bloków mnożących lub też elementów logicznych.