Wyniki wyszukiwania - BazTech

Ograniczanie wyników

1 Zeszyty Naukowe Wydziału Elektrotechniki i Automatyki Politechniki Gdańskiej

1 2007

Znaleziono wyników: 1

Liczba wyników na stronie

Wyniki wyszukiwania

Wyszukiwano:
w słowach kluczowych: reduction in power consumption

Sortuj według:

Ogranicz wyniki do:

Komputerowa weryfikacja układów cyfrowyh CMOS utworzonych z podukładów zasilanych ze źródeł o różnych wartościach napięcia

Szcześniak W., Kozieł S., Jendernalik W., Hasse L., Szcześniak P.

Zeszyty Naukowe Wydziału Elektrotechniki i Automatyki Politechniki Gdańskiej

2007

Nr 23

105-108

W pracy zaprezentowano wyniki komputerowej weryfikacji cyfrowego układu CMOS utworzonego z klastrów Cn-1, Cn-2, …, Ci, … C0, z których każdy jest zasilany odpowiednio malejącymi wartościami napięć Vddn-1 > Vddn-2 > … > Vddi > … > Vdd0 . Zbiór klastrów {Ci} został utworzony przy pomocy algorytmu ECA (Evolutionary Clustering Algorithm) dla potrzeb redukcji mocy pobieranej ze źródła zasilającego. Otrzymane rozwiązanie charakteryzujące się zmniejszeniem zapotrzebowania na moc zasilającą nie powoduje pogorszenia przepustowości zaprojektowanego systemu cyfrowego CMOS.

The paper presents results of a computer simulation of a CMOS digital circuit composed of Cn-1, Cn-2, …, Ci, … C0 clusters. The clusters are supplied with voltages Vddn-1 > Vddn-2 > … > Vddi > … > Vdd0, respectively. Set of clusters {Ci} was created with aid of ECA (Evolutionary Clustering Algorithm) for reduction of power dissipated. The obtained result enables for power reduction without deteriorating the throughput of the designed CMOS circuit, measured as system latency.