Wyniki wyszukiwania - BazTech

Ograniczanie wyników

Znaleziono wyników: 2

Liczba wyników na stronie

Wyniki wyszukiwania

Wyszukiwano:
w słowach kluczowych: realizacja sprzętowa

Sortuj według:

Ogranicz wyniki do:

Układy arytmetyki stochastycznej i ich implementacja w strukturach FPGA

Kawalec P.

Pomiary Automatyka Kontrola

2009

R. 55, nr 8

627-629

W artykule przedstawiono podstawowe układy arytmetyki stochastycznej zrealizowane w technice cyfrowej. W celu zapewnienia maksymalnej szybkości działania, syntezę układów arytmetyki stochastycznej przeprowadzono na elementach logicznych i przerzutnikach. Dla specjalizowanych układów sumatorów, subtraktorów, oraz multiplikatorów i układów potęgujących, wyznaczono dokładność przetwarzania. Przeprowadzono ich syntezę i implementację w układach FPGA, wyznaczając szybkość działania.

The paper presents fundamental circuits of stochastic arithmetic realized by means of digital technology. In order to ensure the maximum operational speed, synthesis of stochastic arithmetic circuits has been performed on logical elements and triggers. Specialized stochastic adders on NOT and NAND elements (Fig.1) as well as on multiplexers (Fig. 3) both without and with randomization of the input data (Fig. 2) have been designed for disjoint events in binary random sequences. Specification of stochastic adders has been conducted in VHDL language, and their verification - in functional simulation mode (Fig. 4). The accuracy of the stochastic adder operation has been determined, whereas synthesis and implementation of these systems in FPGA structure allowed for showing the speed of stochastic adder operation with the frequency of timing exceeding 100 MHz. Similar investigations have been carried out for specialized stochastic subtractors. For independent binary random sequences, stochastic multipliers and squaring circuits (Fig. 6) have been designed, having a structure particularly useful for realization within programmable logical FPGA structures.

Comparison of software and hardware realization of AES cryptographic algorithm

Wójcikowski M., Pankiewicz B.

Zeszyty Naukowe Wydziału ETI Politechniki Gdańskiej. Technologie Informacyjne

2007

T. 14

589-592

In this paper hardware and software realization of direct and inverse AES cryptographic algorithm is presented. Both implementations were made using the Virtex-II FPGA and were practically tested. As the criteria of comparison, the resource utilization, achieved performance and power dissipation were chosen. Hardware realization increases throughput of conversion about 190 times over software implementation and decreases the energy required to process one data packet about 80 times, while resource utilization is about five times greater.

W artykule przedstawiono sprzętowe i programowe realizacje prostego i odwrotnego algorytmu AES. Wszystkie realizacje zostały przetestowane praktycznie na płytkach prototypowych z układami FPGA XILINX Virtex-II. Jako kryteria porównawcze poszczególnych realizacji użyto zajętość zasobów sprzętowych, traconą moc oraz uzyskaną wydajność. Uzyskano około 190 razy wyższą wydajność szyfrowania sprzętowego w stosunku do programowego oraz około 80 razy mniejsze zużycie energii niezbędne do przetworzenia pojedynczego słowa 128 bitowego. Zużycie zasobów w realizacji sprzętowej jest około pięciokrotnie większe niż w realizacji programowej.