Wyniki wyszukiwania - BazTech

1

Badanie wydajności elementów bibliotek STL i Qt w przetwarzaniu wie-lowątkowym

Krasowski Piotr, Smołka Jakub

Journal of Computer Sciences Institute

|

2020

|

Vol. 16

247--251

EN

In recent years multithreaded processing has become a important programming aspect. Computers with a multi-core processor are now widely available, enabling the creation of more efficient applications. Many libraries support multi-threaded solutions, but performance information is often lacking. The use of appropriate data structures and algorithms significantly speeds up the process of creation and development of applications. Article describes selected elements of the Qt and STL library and compares their performance in concurrent programming. The test was performed with custom applications created with C++. The time needed to perform individual operations was analysed.

PL

Przetwarzanie wielowątkowe na przestrzeni ostatnich lat stało się ważnym aspektem programistycznym. Komputery dysponujące procesorem wielordzeniowym są obecnie powszechnie dostępne co umożliwia tworzenie wydajniejszych aplikacji. Wiele bibliotek wspiera rozwiązania wielowątkowe lecz często brakuje informacji o wydajności. W artykule opisano wybrane elementy biblioteki Qt i STL oraz porównano ich wydajność w programowaniu współbieżnym. Testy zostały przeprowadzone za pomocą autorskich aplikacji napisanych w języku C++. Wyniki przedstawiono w postaci analizy czasów potrzebnych na wykonanie poszczególnych operacji.

2

Xilinx Virtex-4 jako platforma rozwojowa jednostek centralnych PLC

Chmiel M., Mocha J., Hrynkiewicz E.

Pomiary Automatyka Kontrola

|

2011

|

R. 57, nr 1

55-57

PL

Artykuł prezentuje koncepcję platformy sprzętowo-programowej umożliwiającej testowanie różnych rozwiązań konstrukcyjnych jednostek centralnych sterowników programowalnych. Platforma do testowania jednostek bazuje na układzie FPGA Virtex-4 oraz opracowanym dedykowanym oprogramowaniu narzędziowym, umożliwiającym testowanie oraz badania właściwości opracowywanych jednostek. Przedstawiono wybrane dwuprocesorowe bitowo-bajtowe jednostki spotykane w literaturze, zorientowane na maksymalnie efektywne wykorzystanie obydwu procesorów. Szczególną uwagę zwrócono na szybkość wykonywania programu sterowania oraz funkcjonalność jednostki.

EN

To develop fast central processing units (CPUs) of programmable logic controllers (PLC) one can employ the architecture with two processors: a bit and a byte processor. The bit processor shall be responsible for processing the bit variables, while the byte processor shall be meant to deal with the byte (word) variables [1, 2, 3, 4, 5, 6]. In case of the double-processor architecture it is extremely important to synchronize operation of data exchange between the processors. The literature references report various synchronization methods [9, 10, 11, 12] that are described in Section 3. Sections 4 and 5 outline the combined hardware and software platform intended to enable testing and comparison between various architectures of CPUs. The presented solution employs a programmable FPGA module from the Virtex-4 family [7, 8], that are described in Section 2. The newly developed software enables compilation of application programs dedicated for the presented architecture. To develop programs for the presented solution the authors used the assembler-type programming language very similar to STL language that is normally applicable to STL controllers from Siemens [13, 14]. The software developed for PC computers make it possible to define new instructions for processors both on hardware and software levels (Fig. 1). The presented solution takes advantage of components that are typical for FPGA modules, such as BockRAM memory units (Fig. 2). The presented platforms enable further research and development efforts intended to design fast CPUs for programmable logic controllers.

3

Parallel algorithm for sorting animal pedigrees

Gierdziewicz M.

Computer Science

|

2009

|

Vol. 10

57-64

EN

In many analyses of animal genotype with the methods of quantitative genetics there is a need to account for relationships among individuals. Incorrectly calculated relationship coefficients may lead to biased estimates. The number of software packages exist which deal with that problem; however, in many of them it is assumed that pedigrees of the individuals are sorted chronologically, but in real data sets – containing information on traits and pedigrees – birth dates are often missing. In extreme cases, when (almost) no birth dates are present, the ordering must be made by comparing – at least once – each pair of individuals separately, since it is not sufficient to compare adjacent elements in order to check whether the data set is sorted. Two versions of parallel computer programs were compared, with constant or variable distance between elements of compared pairs. The results indicate that the second algorithm is more efficient.

PL

Badając genotypy zwierząt metodami genetyki ilościowej, trzeba uwzględniać spokrewnienia między zwierzętami. Niepoprawnie obliczone współczynniki spokrewnienia mogą prowadzić do oszacowań obciążonych błędem. W wielu gotowych pakietach ten problem jest uwzględniony; jednak często wymagane jest chronologiczne uporządkowanie rodowodów, ale w danych doświadczalnych często brakuje daty urodzenia zwierzęcia. W przypadkach skrajnych dla ustalenia porządku należy porównać – przynajmniej raz – każdą parę osobników w celu ich posortowania. Porównano dwie wersje algorytmu – ze stałym albo zmiennym odstępem między elementami pary w obrębie iteracji. Wyniki wskazują, że druga wersja algorytmu działa szybciej.

4

Dynamicznie rekonfigurowalna współbieżna realizacja sterowania binarnego

Hrynkiewicz E., Milik A., Mocha J.

Elektronika : konstrukcje, technologie, zastosowania

|

2008

|

Vol. 49, nr 11

187-190

PL

W artykule przedstawiono architekturę dynamicznie rekonfigurowalnej jednostki sterownika binarnego implementowanego w układzie FPGA. Przeznaczony jest do wykorzystania w programowalnych sterownikach logicznych. Przedstawione rozwiązanie wykorzystuje technikę wielostrumieniowego przetwarzania równoległego. Regularna architektura znakomicie wpasowuje się strukturę FPGA, pozwalając na znaczne upakowanie oraz osiągnięcie wysokich częstotliwości pracy. Zaproponowana architektura korzysta z możliwości dynamicznej rekonfiguracji w czasie pracy układu, która oferowana jest przez nowoczesne układy FPGA. Przedstawiona architektura przyspiesza proces projektowania, gdyż pozostaje niezmienna za wyjątkiem generatorów tablicowych funkcji LUT.

EN

The paper presents architecture of the dynamically reconfigurable binary logic controller dedicated for PLCs. Presented solution takes benefits from multistream parallel processing. The symmetrical architecture perfectly fits into FPGA structure. It assures high logic denesity and close to maximal operation frequency. Presented architecture is able to be reconfigured during runtime taking benefits from modern FPGA configuration interfaces. Presented architecture optimize and speeds up design process while entire architecture remains unchanged except contentents of the LUTs.