Wyniki wyszukiwania - BazTech

Ograniczanie wyników

Znaleziono wyników: 2

Liczba wyników na stronie

Wyniki wyszukiwania

Wyszukiwano:
w słowach kluczowych: przerzutnik

Sortuj według:

Ogranicz wyniki do:

Design for reliability: delay faults modeling and simulation for CMOS flip-flops

Cai H., Liu K., An T, Naviner L

International Journal of Microelectronics and Computer Science

2014

Vol. 5, nr 3

98--104

Continuously scaling down of CMOS technology brings on low power but also reliability problems such as aggravated aging effects and process variations. They can inﬂuence and degrade the performance of integrated circuits. In recent years, reliability issues of 65nm CMOS node has been intensively studied. In this work, a reliability assessment approach considering aging mechanisms and parametric process variation induced delay fault is proposed in design loop. Negative bias temperature instability (NBTI) and hot carrier injection (HCI) induced degradation are simulated in 65nm ﬂip-ﬂops with different architectures. An example with simple combinational logic (65nm full adder) illustrates this approach for fault probability. It is concluded that process variations are more important comparing to aging effects induced degradation when designing low power digital ﬂip-ﬂops.

Quasi-statyczny makromodel zatrzasku do optymalizacji metastabilności

Wieczorek P. Z.

Elektronika : konstrukcje, technologie, zastosowania

2011

Vol. 52, nr 9

178-181

Prezentowana w niniejszej pracy koncepcja jest opisem behawioralnym układu przerzutnikowego (zatrzasku) na potrzeby modelowania i optymalizacji metastabilności. Układ przerzutnikowy w tej koncepcji złożony jest z intuicyjnych elementów elektrycznych takich jak wzmacniacze odwracające, pojemności inercyjne, rezystancje. Projektant układu ma więc wgląd w czysto elektryczne parametry układu a parametry te są analityczno-behawioralnie powiązane z parametrami projektowymi technologii CMOS.

A novel concept of behavioral description of D-Latch is introduced. For the purpose of modeling and metastability optimization D-Latch circuit has been described as a Simulink macromodel. This novel macromodel based on simple and intuitive electrical elements and subcircuits joins technological CMOS parameters with easy to understand parameters. With use of presented macromodel the designer of a D-Latch circuit has insight into its electrical behavior during the metastable operation. Also a novel metastability measure has been introduced for the purpose of macromodel's optimization.