Wyniki wyszukiwania - BazTech

1

Synteza hierarchicznych struktur automatów mikroprogramowalnych

Salauyou V., Bułatova I.

Pomiary Automatyka Kontrola

|

2012

|

R. 58, nr 7

599-601

PL

Przedstawiono metodę syntezy hierarchicznych struktur automatów mikroprogramowalnych, algorytmy sterowania których opisywane są za pomocą sieci działań. Metoda syntezy umożliwia realizację złożonych układów sterowania w postaci sieci hierarchicznie podporządkowanych automatów. Opracowany został algorytm dekompozycji sieci działań na fragmenty realizowane jako komponenty struktury hierarchicznej. Przeprowadzono badania wpływu parametrów sieci działań na możliwość oraz koszt realizacji struktury hierarchicznej.

EN

In this paper a method for synthesis of hierarchical structures of microprogram automata specified by the Algoritmic State Machine (ASM) charts [4] is presented. The proposed method enables the synthesis of complex control systems as a network of hierarchically subordinated automata (Fig. 1), each of which can be implemented on a separate PLD device with limited parameters. Two-level hierarchical structure can also be used to implement control algorithms with repeated fragments [6]. In this approach each repeated section is implemented in the structure only once, and is called many times during the algorithm execution. Additionally, a modified hierarchical structure that allows parallel execution of algorithm fragments is proposed (Fig. 4). The algorithm of decomposition of the ASM chart into fragments which are implemented as components of a hierarchical structure was developed. The synthesis algorithm considers limitations on the fragments size and minimizes the number of links between the different automata. The conditions the expediency of ASM decomposition into fragments to be implemented in a separate automata of the hierarchical structure are taken into consideration, too. A prerequisite for implementation of the method is decomposition of the ASM to fragments having only one input and one output, which is not always possible to fulfill. The experimental results show how the possibility of realization and the cost of implementation of the microprogram automata hierarchical structures depend on the parameters of the ASM charts.

2

Design of pseudo-equivalent microprogram automata on programmable logic devices

Bułatowa I., Radziwoniuk M.

Zeszyty Naukowe Politechniki Białostockiej. Informatyka

|

2011

|

Z. 7

17-29

PL

Metody syntezy automatów mikroprogramowalnych oparte na wprowadzeniu dodatkowych stanów wewnętrznych prowadzą do otrzymania automatów pseudoekwiwalentnych. Sekwencja słów wyjściowych takich automatów naruszana jest pojawieniem się zerowych słów wyjściowych w stanach dodatkowych, co nie zawsze jest dopuszczalne w zastosowaniach praktycznych. W artykule została przedstawiona nowa metoda syntezy automatów mikroprogramowalnych, która pozwala przekształcić automat pseudoekwiwalentny na postać ekwiwalentną. Zaproponowana została zmodyfikowana struktura automatu mikroprogramowalnego, w której zmiana sygnałów wyjściowych jest możliwa wyłącznie w stanach podstawowych, tym samym eliminuje się słowa zerowe na wyjściach automatu. Badania eksperymentalne pokazały, że złożoność realizacji zaproponowanej struktury na układach programowalnych wzrasta w nieznacznym stopniu, natomiast takie podejście pozwala znacznie rozszerzył obszar zastosowania metod syntezy automatów mikroprogramowalnych opartych na wprowadzeniu dodatkowych stanów wewnętrznych.

EN

In this paper, a new method of synthesis of microprogram automata from ASM specification is presented. This method allows converting pseudo-equivalent automaton to an equivalent one by eliminating the zero-value output sets appearing in additional internal states. The proposed method is based on a modified model of microprogram automaton, which permits changing the output signals only in the basic internal states, thereby eliminating the zero-value sets of output signals generated in additional states of pseudo-equivalent automata. This allows removing the adverse effects of introducing additional states and provides a wider application of numerous methods for the synthesis of pseudo-equivalent microprogram automata. The experimental results show that the cost of realization of the proposed structure in programmable logic devices increases insignificantly, but then it leads to extend the field of application synthesis methods based on the introduction of additional internal states.

3

Sterownik monochromatora na bazie układu FPGA

Brabański R., Tomczewski K.

Pomiary Automatyka Robotyka

|

2010

|

R. 14, nr 9

83-85

PL

Wiele badań eksperymentalnych wymaga wykonania serii pomiarów z jednoczesnym przemieszczaniem elementów układu pomiarowego. Takie pomiary muszą być wykonane szybko, aby parametry badanego układu nie zmieniały się w trakcie ich realizacji. W związku z tym proces ten wymaga automatyzacji.

4

Badania efektywności metod syntezy automatów skończonychzaimplementowanych w pakiecie ZUBR

Salauyou V., Klimowicz A., Grześ T., Dymitrova-Grekov T., Bułatova I.

Pomiary Automatyka Kontrola

|

2006

|

R. 52, nr 6 bis

44-46

PL

W artykule przedstawiono pakiet programów ZUBR automatyzacji projektowania logicznego systemów cyfrowych na programowalnych układach logicznych. Opisano metody syntezy automatów skończonych zaimplementowane w pakiecie ZUBR. Wyniki badań eksperymentalnych potwierdzają efektywność opracowanych metod w porównaniu do metod stosowanych w pakietach przemysłowych pod względem kosztu realizacji i szybkości działania.

EN

In this paper the software package ZUBR for logical design of digital devices on programmable logic devices is presented. The methods of synthesis of finite state machines (FSM) implemented in package ZUBR are described. Experimental results show the higher efficiency (lower cost and higher device speed) of proposed synthesis methods in comparison with industrial design systems.

5

Szybkie przetwarzanie częstotliwościowo-cyfrowe

Szczepankowski P., Nieznański J.

Przegląd Elektrotechniczny

|

2004

|

R. 80, nr 10

953-955

PL

Przedstawiono metodę szybkiego przetwarzania częstotliwościowo-cyfrowego opartą na bezpośrednim porównaniu równoległym. Omówiono realizację praktyczną przetwornika z wykorzystaniem układu programowalnego układu logicznego (CPLD) typu ACEX1K firmy ALTERA. Proponowana metoda może być wykorzystana, między innymi, do szybkiego pomiaru prędkości kątowej silników elektrycznych, jak również do realizacji szybkich przetworników częstotliwości na napięcie.

EN

A simple method for fast frequency-to-digital conversion is presented, capable of performing the conversion during a single period of the measured signal. A practical implementation of the converter is outlined, based on an ACEX-1K programmable logie device from Altera. The proposed method can be used, inter alia, in fast motor speed measurement and frequency-to-analog conversion.

6

Procesory dynamiczne z programowaną przez użytkownika listą rozkazów implementowane w układach FPGA

Wiatr K.

Kwartalnik Elektroniki i Telekomunikacji

|

2003

|

Vol. 49, z. 2

177-197

PL

W niniejszym artykule przedstawiono koncepcję implementacji w strukturze programowalnej FPGA procesora z dynamicznie kształtowaną listą rozkazów. Układy programowalne FPGA swoją konfigurację mają zapisywaną w trakcie programowania w wewnętrznej pamięci statycznej RAM i dlatego można wielokrotnie zmieniać tę konfigurację. Pozwala to na dynamiczne kształtowanie konfiguracji tego układu. W szczególności możemy w takim układzie zaimplementować procesor ogólnego przeznaczenia, przy czym lista rozkazów takiego procesora może być każdorazowo kształtowana przez użytkownika. Opracowano środowisko do automatycznego projektowania takich procesorów z wykorzystaniem języka opisu sprzętu VHDL. W artykule podano także przykładową implementację wybranej listy rozkazów.

EN

Paper presents processor with dynamic reconfigurable instructions list implemented in programmable structure FPGA. FPGA chips configurations remember in the internal static RAM and therefore these configurations we can change much time. This propriety permits dynamic reconfiguration these chips. In particular in FPGA chips we can implemented general-purpose processor and instructions list in every time maybe configure for user or by user. Author's group made automated tools for design these processors used hardware design language VHDL. Paper presents example of processors with implementation selected instructions list.

7

Implementacja operacji konwolucji o stałych współczynnikach w układach FPGA

Jamro E., Wiatr K.

Kwartalnik Elektroniki i Telekomunikacji

|

2003

|

Vol. 49, z. 3

295-315

PL

W artykule omówiono różne architektury układu konwolwera zoptymalizowane pod kątem implementacji w układach programowalnych FPGA. Współczynniki konwolucji są stałe, jednakże układ FPGA może być szybko przeprogramowany co pozwala na zmianę tych współczynników. Mnożenie jest najbardziej skomplikowaną operacją wykonywaną podczas obliczania operacji konwolucji, dlatego w pierszej części artykułu zostaną omówione układy mnożące. Niemniej rozbicie operacji mnożenia wewnątrz układu konwolwera pozwala na lepszą optymalizację operacji konwolucji, dlatego w artykule porównano dwie architektury: układ konwolwera zbudowany przy użyciu pamięci LUT (ang. Look-Up Table) i nazywany LC (ang. LUT-based Convolver) oraz układ konwolwera zbudowany jako suma mnożeń wykonywanych przy użyciu układów mnożących opartych o pamięć LUT i nazywanych LM (ang. LUT based Multiplier). Ponadto omówiona alternatywną technikę: konwolwer oparty na (równoległej) arytmetyce rozproszonej (ang. Parallel) i nazywaną DAC (ang. Distributed Arithmetic Convolver). Głównym celem tego artykułu jest przedstawienie nowej architektury układu konwolwera wykorzystującego nieregularną arytmetykę rozproszoną IDAC (ang. Irregular Distributed Arithetic Convolver), która to w porównaniu z architekturą DAC jest nieregularna, a przez to pozwala na lepszą optymalizację układu konwolwera. Wszystkie architektury konwelwera omówione w tym artykule mogą być automatycznie generowane przez autorskie narzędzie AuToCon.

EN

This paper reviews different architectural solutions for calculating constant coefficient convolution operation in FPGAs. At first, different architectures of multipliers are approached. Disregarding the multiplier entity allows for further circuit optimisations, therefore Look-Up-Table (LUT) based Convolver (LC) versus the sum of the LUT-based Multipliers (LM) is described. Further, an alternative technique - (Parallel) Distributed Arithmetic Convolver (DAC) is approached. The key issue of this paper is, however, a novel architectural solution: Irregular Distributed Arithmetic Convolver (IDAC) which, in comparison to the DAC, has an irregular form, and therefore allows for better circuit optimisation. All architectural solutions described hereby can be automatically generated by the Automated Tool for generation Convolvers in FPGAAs (AuToCon).

8

Optymalizacja drzewa dodającego implementowanego w układach FPGA z wykorzystaniem programowania genetycznego i "Simulated Annealing"

Wiatr K., Jamro E.

Kwartalnik Elektroniki i Telekomunikacji

|

2002

|

Vol. 48, z. 3/4

591-606

PL

Operacja dodawania jest podstawową operacją w realizacji wielu algorytmów przetwarzania danych (np. podczas obliczania operacji konwolucji - filtracji typu FIR o stałych współczynnikach). W układach FPGA (ang. Field Programmable Gate Arrays) operacja dodawania powinna być implementowana z wykorzystaniem układu dodającego z przeniesieniem skrośnym RCA (ang. Ripple Carry Adder), w porównaniu z układami ASIC, dla których optymalną architekturą jest układ dodający z przechowaniem przeniesienia CSA (ang. Carry Save Adder). W konsekwencji dla układów FPGA powinno się użyć innych metod optymalizacji drzewa dodającego niż dla układów ASIC. W artykule tym zostały przedstawione dwa takie algorytmy: programowanie genetyczne GP (ang. Genetic Programming) i Simulated Annealing SA (symulowane wyżarzanie). Algorytmy te zostały porównane z uprzednio użytymi metodami przeszukiwania wyczerpującego ES (ang. Exhaustive Search) oraz algorytmu zachłannego GrA (ang. Greedy Algorithm). W rezultacie wyniki otrzymane przez SA są lepsze niż dla GP oraz SA daje około 10÷20% oszczędności w porównaniu z GrA. Dlatego optymalnym rozwiązaniem jest użycie algorytmu ES dla liczby wejść do bloku dodającego N<8 oraz SA dla N>8. W przypadku gdy decydującym czynnikiem jest czas znalezienia optymalnego drzewa zalecany jest algorytm GrA.

EN

Addition is a very basic operation employed in numerous processes, e.g. constant coefficient FIR filters. In Field Programmable Gate Arrays (FPGAs), an addition should be carried out in the standard way employing ripple-carry adders, rather than carry-save adders as it is usually the case for ASICs. Consequently different adders optimisation techniques should be used in order to reduce area occupied by the adder tree. In this paper implementation of two different optimisation techniques: Genetic Programming (GP) and Simulated Annealing SA) are described. The implementation results of these techniques are compared to the previously published results for the Exhaustive Search (ES) and Greedy Algorithm (GrA). As a result, the SA usually outperforms the GP, and the SA gives about 10÷20% area reduction in comparison to the GrA. In conclusion, for the number of inputs to an adder tree N<8, the ES is the recommended algorithm as the number of possible combinations is usually acceptable, otherwise the SA should be employed. In the case when the time of finding the optimal adder tree is a critical factor, the GrA is recommended.

9

Implementacja układów dodających wchodzących w skład konwolwera w układach programowalnych FPGA

Wiatr K., Jamro E.

Kwartalnik Elektroniki i Telekomunikacji

|

2002

|

Vol. 48, z. 3/4

571-589

PL

Operacja dodawania jest podstawową operacją wykonywaną podczas obliczania operacji konwolucji (filtracji typu FIR) o stałych współczynnikach. W układach FPGA operacja dodawania powinna być implementowana z wykorzystaniem układu dodającego z przeniesieniem skrośnym RCA (ang. Ripple Carrry Adder), w porównaniu z układami ASIC, dla których optymalną architekturą jest układ dodający z przechowaniem przeniesienia CSA (ang. Carry Save Adder). W konsekwencji w niniejszym opracowaniu zostały przedstawione różne algorytmy znajdujące optymalną sieć połączeń w bloku dodającym: przeszukiwania wyczerpującego ES (ang. Exhaustive Search), algorytmu zachłannego GrA (ang. Greedy Algorithm). Ponadto zostały przedstawione różne architektury układu konwolwera w układach FPGA oraz ich wpływ na parametry wejściowe układu dodającego, w szczególności zakresu danych wejściowych (wartość minimalna i maksymalna) oraz korelacji pomiędzy wejściami.

EN

Addition is a fundamental operation for the constant coefficient convolutions (FIR filters). In FPGAs, addition should be carried out employing ripple-carry adders rather than carry-save adders as it is the case for ASIC designs. Therefore different adder optimisation techniques are required as a result Exhaustive Search and Greedy Algorithm have been implemented. Different convolver architectures and consequently different input parameters, e.g. input width, correlation between different inputs, are described.