Wyniki wyszukiwania - BazTech

1

Zastosowanie układów programowalnych do cyfrowego sterowania modelami obiektów

Noga Krystyna Maria

Przegląd Elektrotechniczny

|

2021

|

R. 97, nr 2

87--92

PL

W artykule przedstawiono zbudowane w Katedrze Automatyki Okrętowej Uniwersytetu Morskiego w Gdyni, do badań naukowych i dydaktyki, modele rzeczywistych obiektów, tj. model pojazdu, model elektrowni okrętowej oraz grawerkę laserową. Urządzenia te są sterowane przy pomocy algorytmów zaimplementowanych w strukturach układów programowalnych FPGA oraz CPLD.

EN

Nowadays, while conducting scientific, research, development and design works, various tools are most often used to test and implement new systems and devices. Thanks to this work it is possible to create new solutions and test them. New devices and systems have completely taken over almost every area of the modern world, i.e. industry, communication, medicine, and household. Programmable Logic Devices (PLD) are very often used in these works, especially Field Programmable Gate Array (FPGA) and Complex Programmable Logic Devices (CPLD). Most of the electronic integrated circuits currently being created during prototype construction are implemented in FPGA circuit structures. Programmable systems are also used to digitally control various objects. The article presents models of real objects constructed at the Department of Ship Automation of the Gdynia Maritime University for scientific research and teaching, i.e. vehicle model, ship power plant model and laser engraving machine. These devices are controlled using algorithms implemented in the structures of programmable FPGA and CPLD systems.

2

Nauczanie Techniki Cyfrowej na kierunku Elektrotechnika w Uniwersytecie Morskim w Gdyni

Noga Krystyna Maria

Przegląd Elektrotechniczny

|

2019

|

R. 95, nr 12

276--281

PL

W artykule przedstawiono zagadnienia omawiane w ramach zajęć z Techniki Cyfrowej na kierunku Elektrotechnika w Uniwersytecie Morskim w Gdyni. Nauczanie techniki cyfrowej polega na przedstawieniu podstawowych pojęć, poznaniu sposobów opisu i zasad projektowania układów. Podczas wykładu i ćwiczeń studenci poznają podstawy teoretyczne, analizują pracę różnych układów cyfrowych, projektują własne układy, przygotowują algorytmy cyfrowego sterowania. Natomiast w laboratorium w Katedrze Automatyki Okrętowej istnieje możliwość praktycznego zaprojektowania cyfrowych układów kombinacyjnych oraz sekwencyjnych o różnej skali trudności i zaawansowania.

EN

The article presents issues discussed in the course of classes in Digital Technology at the faculty of Electrical Engineering at the Gdynia Maritime University. Teaching digital technology involves presenting basic concepts, understanding the ways of describing and designing circuits. Students also learn about arithmetic and commutative systems, counters, registers and time dependencies circuits. During the lecture students learn theoretical basics, while in the classroom they design specific digital circuits. In the laboratory at the Department of Ship's Automation it is possible to get to know practical digital combinatorial and sequential circuits of varying difficulty and advancement levels.

3

Kaskadowe sterowanie mocą falownika LLC do nagrzewania indukcyjnego z wykorzystaniem układów programowalnych FPGA

Lisowski G., Zgraja J.

Zeszyty Naukowe. Elektryka / Politechnika Łódzka

|

2017

|

z. 127

107--120

PL

W pracy przedstawiono i przeanalizowano system sterowania generatora do nagrzewania indukcyjnego o sterowanej topologii LLC. Kaskadowy regulator mocy pozwala na stopniowane sterowanie zarówno napięciem zasilania, częstotliwością, jak i indukcyjnością szeregową układu LLC. Zasadniczą częścią zaprojektowanego systemu jest układ logiki programowalnej FPGA, w którym zaimplementowano strukturę umożliwiającą pomiar z wysoką częstotliwością próbkowania i analizę 12 sygnałów analogowych.

EN

In this paper there is presented and analysed a control system for induction heating using topology LLC in which it is used cascade power controler. Main part of this system is programmable logic device FPGA in which there is implemented a structure enabling measurement and analysis of 12 analog sygnals with extremelty high frequency of sampling.

4

Pseudo-random bit generators based on linear-feedback shift registers in a programmable device

Parol M., Dąbal P., Szplet R.

Measurement Automation Monitoring

|

2016

|

Vol. 62, No. 6

184--186

EN

We present the results of comparative study on three pseudo-random bit generators (PRBG) based on various use of linear-feedback shift registers (LFSR). The project was focused on implementation and tests of three such PRBG in programmable device Spartan 6, Xilinx. Tests of the designed PRBGs were performed with the use of standard statistical tests NIST SP800-22.

5

Parallel data processing in a 3-channel integrated time-interval counter

Jachna Z., Szplet R., Kwiatkowski P., Różyc K.

Measurement Automation Monitoring

|

2015

|

Vol. 61, No. 7

308--310

EN

In this paper, we discuss an issue of parallel data processing in multichannel time interval counters (TICs). Particularly we analyze this problem within the framework of a 3-channel TIC developed for the international project Legal Time Distribution System (LTDS). The TIC provides the high measurement precision (< 15 ps) and wide range (> 1s) that are obtained by combining reference clock period counting with in-period interpolation. A measurement process consists of three main stages: (1) events registration, (2) data processing and (3) data transfer. In the event registration stage all input events are identified and registered with related unique timestamps based on a consistent time scale. To achieve high measurement precision, the stream of timestamps is then processed using actual transfer characteristics of the TIC and offset values of all measurement channels. We describe the concept of parallel data processing and its implementation in a Spartan-6 FPGA device (XC6SLX75, Xilinx).

6

A multichannel programmable distribution amplifier

Różyc K., Kwiatkowski P., Sawicki M., Jachna Z., Szplet R.

Measurement Automation Monitoring

|

2015

|

Vol. 61, No. 7

314--316

EN

This paper presents the design, operation and test results of a multichannel programmable distribution amplifier. The distributor is based on a reprogrammable device Spartan-6 FPGA (Xilinx) and is intended to distribute a 10 MHz or 5 MHz frequency reference signal as well as 1 PPS pulses. It is built in a 2U, 19” rack-mount enclosure and is equipped with a single optical and seven electrical inputs, as well as two optical and fourteen electrical outputs The transition time and additive jitter of the distribution amplifier were tested and they did not exceed 14 ns and 4.5 ps RMS (for electrical inputs/outputs), respectively. In the case of optical input/outputs, the results depend on the parameters of converters involved. The values of delays and jitter introduced by the distributor are slightly larger than for dedicated integrated circuits, but the advantage of this solution is the possibility to build signal distributors with a larger number of inputs/outputs and the ease to modify and meet requirements of various applications.

7

Wielokanałowy modułowy licznik czasu z użyciem układów programowalnych

Różyc K., Szplet R., Kwiatkowski P., Sawicki M., Jachna Z.

Pomiary Automatyka Kontrola

|

2014

|

R. 60, nr 7

432--434

PL

Przedstawiono budowę, zasadę działania i wyniki badań wielokanałowego modułowego licznika czasu. Umożliwia on równoczesny pomiar relacji czasowych pomiędzy impulsami wejściowymi (START), pochodzącymi z maksymalnie sześciu niezależnych źródeł zegarowych, a wspólnym dla wszystkich kanałów impulsem odniesienia (STOP). Moduły pomiarowe licznika wykonano z użyciem układów programowalnych FPGA Spartan-3 (Xilinx). Licznik charakteryzuje się zakresem pomiarowym do 1 s oraz precyzją pomiarów nie gorszą niż 250 ps.

EN

We present the design, operation and test results of a modular multichannel time counter built with the use of programmable devices. Its resolution is below 50 ps and the measurement range reaches 1 sec. The design of the counter is shown in Fig. 1. It consists of six independent measurement modules. Each measurement module contains a 2-channel time interval counter (Fig. 2) implemented in a general-purpose reprogrammable device Spartan-3 (Xilinx). To obtain both high precision and wide measurement range, the counting of periods of a reference clock is combined with a two-stage interpolation within a single period of the clock signal [6]. The interpolation involves a four-phase clock in the first interpolation stage [8] and a time delay coding line in the second interpolation stage. The reference clock module contains an integrated digital synthesizer [7], that provides the reference clock signal of 250 MHz for measurement modules, and is driven by an external clock source of 5 MHz or 10 MHz. The standard measurement uncertainty of the time counter was tested (Figs. 3 and 4) carefully and it did not exceed 250 ps in the full measurement range. As the acid test of the time counter, the differences between signals of 1 PPS from the tested clock sources and the reference 1 PPS signal were also verified (Figs. 5 and 6). The modular design makes the multi-channel time counter easy to modify to meet requirements of various applications.

8

Scalony licznik czasu z użyciem stempli czasowych i interpolacji dwustopniowej

Kwiatkowski P., Szplet R., Jachna Z., Różyc K.

Pomiary Automatyka Kontrola

|

2014

|

R. 60, nr 7

435--437

PL

W artykule opisano budowę i działanie licznika czasu opartego na metodzie stempli czasowych i dwustopniowej interpolacji. Licznik został zaimplementowany w układzie programowalnym FPGA Kintex-7 firmy Xilinx. Pokazano sposób tworzenia stempli czasowych o wysokiej rozdzielczości oraz opisano problemy projektowe pojawiające się podczas implementacji projektu w układzie FPGA. Opracowany licznik charakteryzuje się wysoką rozdzielczością (< 11,6 ps) i precyzją (< 12 ps) oraz dużą szybkością powtarzania pomiarów (do 12 milionów pomiarów na sekundę). Słowa kluczowe: układy programowalne, przetworniki czasowo-cyfrowe, metoda stempli czasowych, interpolacja dwustopniowa.

EN

This paper presents an integrated time counter based on timestamps and two-stage interpolation methods implemented in an FPGA programmable device. The timestamps method [2, 3] is useful, among others, in physical experiments and laser ranging systems [2, 4, 5]. To obtain high (picoseconds) resolution, it can be combined with the Nutt interpolation method [1, 6]. The principle of measurement is described in Section 2 and shown in Fig. 1. The time counter contains a period counter, a period counter register and 8 independent channels (Fig. 2, Section 3). Each channel consists of a multiphase clock generator, first and second interpolation stage modules and a channel register. The principle of operation and the way of implementing them in a Kintex-7 FPGA device (Xilinx) [7] are also presented in Section 3. The time counter was examined in terms of resolution and precision for each measurement channel (Section 4). The resolution was evaluated using the statistical code density test [8] and its value was below 12 ps. In Fig. 3 there is shown the time counter precision. In the range up to 1 ms it does not exceed 12 ps. For longer time intervals the precision is worsened by the limited stability of the reference clock. The maximum measurement rate for a single channel was experimentally estimated as 12 million measurements per second. The presented time counter is characterized by high metrological parameters (due to the interpolation method) and wide functionality (due to the time stamps).

9

Procesor kodu do realizacji procedur kalibracyjnych w interpolacyjnym liczniku czasu

Jachna Z., Szplet R., Kwiatkowski P., Różyc K.

Pomiary Automatyka Kontrola

|

2014

|

R. 60, nr 7

438--440

PL

W artykule opisano projekt procesora kodu (PK) stanowiącego fragment dwukanałowego precyzyjnego licznika czasu z niezależnymi interpolatorami dwustopniowymi. Projekt został zrealizowany w układzie programowalnym XC6SLX75 (Xilinx). Zadaniem układów PK jest wykonywanie kalibracji linii kodujących, w wyniku której następuje aktualizowanie charakterystyk przetwarzania i w efekcie zwiększenie precyzji pomiarowej licznika. Dzięki sprzętowej implementacji algorytmów kalibracyjnych uzyskuje się skrócenie czasu wykonywania kalibracji, zmniejszenie liczby danych przesyłanych do komputera oraz zmniejszenie złożoności oprogramowania sterującego.

EN

In the paper there is presented a design of a code processor (PK) as a part of a 2-channel precise time counter with independent 2-stage interpolators. The project was implemented in Spartan-6 (Xilinx) FPGA device. The main task of the PK is calibration of coding lines, resulting in updating transfer characteristics and, as an effect, higher measurement precision of the counter. Thanks to the hardware implementation of calibration algorithms there are achieved: the shorter execution time of calibration procedures, the lower amount of data transferred into the computer and less complex control software. The first simple realization of the PK has been implemented using Spartan-3 device (Xilinx) [8]. This paper presents a new, improved realization of the PK whose characteristic is more suited for the newest counters and those to be invented in the future. The use of VHDL language for description of the PK makes it more susceptible to be adapted. This paper consists of description of the counter with advanced architecture of interpolators [7] , where 10 independent time coding lines where implemented in each measurement channel. The operating principle of the PK is described based on the following scheme: precise description of code density test realization, the way of forming the transfer characteristic and the results calculations.

10

Budowa modeli specjalizowanych sterowników ruchu drogowego w językach opisu sprzętu

Firląg K., Kawalec P.

Zeszyty Naukowe. Transport / Politechnika Śląska

|

2013

|

z. 80

17--27

PL

W artykule przedstawiono metodę budowy modeli specjalizowanych sterowników ruchu drogowego realizowanych w języku VHDL. Rozwiązaniem problemu braku reprezentacji graficznej i konieczności bardzo dobrej znajomości języka VHDL przez projektanta jest wykorzystanie oprogramowania narzędziowego CAD, pozwalającego na projektowanie urządzeń srd w sposób przyjazny i intuicyjny dla inżyniera sterowania ruchem. W artykule zaproponowano metodę budowy sterownika opierając się na modelach specyfikacji formalnej mającej graficzną reprezentację. Pierwszym etapem jest zamiana algorytmów sterowania ruchem drogowym w sieć działań GSA. Przedstawiono metodę konwersji dla wszystkich rodzajów klatek algorytmu sterowania. Następnie pokazano sposób konwersji sieci GSA w graf przejść automatu skończonego FSM, gdzie w celu zwiększenia czytelności grafu sterowania zaproponowano wprowadzenie stanów hierarchicznych, dla obsługi przejść międzyfazowych i faz ruchu. Wykorzystując hierarchiczny graf sterowania zaproponowano uniwersalną strukturę logicznego sterownika ruchu drogowego. Sterownik ten wyspecyfikowano w programie Active-HDL, który wygenerował model sterownika logicznego w języku VHDL.

EN

The paper presents the construction method of specialized models of road traffic controllers realized within VHDL language. The designer solves the problem of lack of graphic representation and the necessity of a very good command of VHDL language by using utility software CAD allowing for designing traffic control devices that would be pleasant and intuitive in use for the traffic control engineer. The construction method of a controller has been proposed in the article on the basis of formal specification models having intuitive graphic representations. The first stage consists in changing the algorithms of road traffic control into a network of generalized stochastic automata (GSA) activities. The method of conversion has been presented for all types of control algorithm frames. Afterwards, the way of conversion of GSA network into the transition graph of finite state machine (FSM) was presented, where in order to increase the clarity of control graph, it was proposed to introduce hierarchical states for interstage transitions as well as traffic phases. With the use of hierarchical graph of control, universal structure of logic road traffic controller has been proposed. This controller has been specified within Active-HDL program which generated a model of logic controller in VHDL language.

11

Identyfikacja parametrów dynamicznych linii szybkich przeniesień oraz globalnych linii zegarowych w układach programowalnych Spartan-6

Kwiatkowski P., Szymanowski R., Szplet R.

Pomiary Automatyka Kontrola

|

2013

|

R. 59, nr 8

757--759

PL

W artykule przedstawiono analizę parametrów dynamicznych linii szybkich przeniesień arytmetycznych oraz globalnych linii zegarowych w układzie FPGA Spartan-6 firmy Xilinx. Określono opóźnienia sygnału zegarowego oraz impulsu propagującego się w liniach szybkich przeniesień w oparciu o model czasowy układu. Wyniki symulacji zweryfikowano eksperymentalnie. Ponadto, w artykule określono wpływ warunków otoczenia (temperatury i napięcia zasilania) na opóźnienia w układzie.

EN

This paper presents the analysis of dynamic parameters of fast carry chains and global clock network in Spartan-6 (Xilinx) FPGA devices. The clock signal distribution and the carry chain structure are described in Section 2 (Fig. 1) and in Section 3 (Fig. 3) [1], respectively. Based on the Spartan 6 timing model [2], propagation delays in 32 time coding lines were examined. A relatively large clock skew was observed on the border of some clock regions (Fig. 2). The look ahead carry propagation was also identified. This helped to improve the resolution of coding lines [3] by eliminating death bins. Thanks to the timing model, two different types of coding lines were identified in two kind of SLICEs (Section 3, SLICEL in Fig. 4a and SLICEM in Fig. 4b). The simulation results were compared with the experimental ones obtained from the statistical code density test [4]. The 3-dimensional maps of bin widths (delays) were created to show actual differences between each of 32 coding lines (Fig. 5). The influence of temperature (Fig. 6) and power supply (Fig. 7) on delays in FPGA were also tested based on the behavior of the time coding lines resolution (Section 4). The similar clock network distribution and carry chain structures are also used in the newest FPGAs from Xilinx (Artix, Kintex, Virtex-7). The presented results can be applied to a broad class of programmable devices.

12

Digital filters parameters selection for hardware implementation in programmable devices

Dąbrowski D., Cioch W., Jamro E.

Diagnostyka

|

2008

|

nr 4(48)

129-132

EN

This article regards hardware processing of diagnostic signals. It is solely devoted to the problem of bit-length accuracy of digital filter-coefficients with the application of fixed-point numbers. This problem has not been properly studied before, since arithmetic operations bit-width is usually fixed, e.g. 32 bits for DSPs or microprocessors. For programmable devices arithmetic bit-length may be freely selected. This research provides guidelines for proper selection of filter coefficient bit-length for a given filter-tap number and filter characteristics. Furthermore, different filter types are compared for the required minimum bit-length of coefficients.

PL

Artykuł dotyczy sprzętowego przetwarzania sygnałów diagnostycznych. Poświęcono go problemowi dokładności zapisu współczynników filtrów cyfrowych na liczbach stałoprzecinkowych. Ze względu na brak literaturowych doniesień na ten temat, celem opracowania było przedstawienie sposobu doboru parametrów filtrów cyfrowych tak, by przy sprzętowej realizacji stałoprzecinkowej jak najefektywniej wykorzystać rząd filtru. W artykule przedstawiono analizy wymaganej dokładność zapisu współczynników dla spełnienia założonych kryteriów filtru. Porównano różne rodzaje filtrów pod względem minimalnej ilości bitów potrzebnych do zapisu ich współczynników.

13

Konwerter czas-liczba o rozdzielczości 40 ps w układzie reprogramowalnym

Szplet R., Grabowski M.

Pomiary Automatyka Kontrola

|

2006

|

R. 52, nr 7 bis

23--25

PL

W artykule opisano precyzyjny konwerter czas - liczba o rozdzielczości 40 ps i zakresie pomiarowym 0,8 ms. Konwerter został zrealizowany w układzie reprogramowalnym serii ProASICPLUS firmy Actel. Do konwersji czasowo - liczbowej zastosowano metodę Verniera. Ponadto w artykule przedstawiono wyniki badań działania scalonych oscylatorów startowalnych, ze szczególnym uwzględnieniem początkowych okresów po uruchomieniu oscylatorów.

EN

This paper describes precise time-to-digital converter with 40 ps resolution and 0.8 ms measurement range. The converter is implemented on a single reprogrammable device from Actel's family ProASICPLUS. The Vernier method is used for time-to-digital conversion. Additionally, tests results of integrated ring oscillators are described.

14

Realizacja funkcji rozpoznawania stanu układu bezstykowego przekazu energii elektrycznej z wykorzystaniem analogowego układu programowalnego FPAA

Stala R., Gurbiel M.

Przegląd Elektrotechniczny

|

2005

|

R. 81, nr 7-8

91-97

PL

W artykule przedstawiono problemy praktycznej realizacji funkcji rozpoznawania stanu układu bezstykowego przekazu energii elektrycznej (UBPEE) z wykorzystaniem analogowego układu programowalnego FPAA. Omówiono podstawowe własności UBPEE i elementy układu regulacji. Zaproponowano i sprawdzono w układzie laboratoryjnym UBPEE koncepcję wykorzystania własności FPAA do detekcji stanu przekształtnika przez analizę kolejnych pochodnych sygnału dostępnego pomiarowo.

EN

The paper presents problems of practical realization of the state detection of the contactless electrical energy transmission (UBPEE) system with use of Field Programmable Analog Array (FPAA). A basic features of the UBPEE and the regulation circuit are presented. A conception of FPAA-based state detection of UBPEE by analyzing of derivatives of accessible for measurements signals is described.