This article describes a new architecture for a parallel, digital image processor which performs several image processing tasks like segmentation, edge detection and noise removal. The architecture and algorithm modifications presented in this paper are aimed for reduction the FPGA area of a pixel, which represents basic image processing unit. The proposed modifications increase functionality of the entire system by enabling different image processing operations based on the region growing methods as well as the possibility of communication with device via Internet protocols.
PL
W artykule opisano nową architekturę równoległego, cyfrowego procesora obrazu, zdolnego do realizacji kilku zadań przetwarzania takich jak segmentacja, wykrywania krawędzi oraz usuwanie szumu. Architektura i modyfikacje algorytmu przedstawione w niniejszym dokumencie mają na celu zmniejszenie obszaru układu FPGA zajmowanego przez pojedynczy piksel, stanowiący podstawową jednostkę przetwarzania obrazu. Proponowane modyfikacje zwiększają funkcjonalność całego systemu, pozwalają na realizację różnych operacji przetwarzania obrazu bazujących na metodzie rozrostu obszaru, jak również umożliwiają komunikację się z urządzeniem za pomocą protokołów internetowych.
JavaScript jest wyłączony w Twojej przeglądarce internetowej. Włącz go, a następnie odśwież stronę, aby móc w pełni z niej korzystać.