Wyniki wyszukiwania - BazTech

Ograniczanie wyników

Znaleziono wyników: 2

Liczba wyników na stronie

Wyniki wyszukiwania

Wyszukiwano:
w słowach kluczowych: power equalization

Sortuj według:

Ogranicz wyniki do:

Power equalization of AES FPGA implementation

Strachacki M., Szczepański S.

Bulletin of the Polish Academy of Sciences. Technical Sciences

2010

Vol. 58, nr 1

125-128

This paper briefly introduces side channel attacks on cryptographic hardware with special emphasis on differential power analysis (DPA). Based on existing countermeasures against DPA, design method combining power equalization for synchronous and combinatorial circuits has been proposed. AES algorithm has been implemented in Xilinx Spartan II-E field programmable gate array (FPGA) device using the standard and power-equalized methods. Power traces for DPA have been collected using XPower tool. Simulation results show that standard AES implementation can be broken after N=500 encryptions, while power-equalized counterpart shows no correlation between power consumption and the cipher key after N=2000 encryptions.

Metody sprzętowej implementacji kryptografii odpornej na kryptoanalizę

Strachacki M., Piotrowski R.

Zeszyty Naukowe Wydziału ETI Politechniki Gdańskiej. Technologie Informacyjne

2007

T. 14

601-608

W pracy zaprezentowano problematykę kryptoanalizy implementacji sprzętowych bazującej na informacji z kanału bocznego. Opisano rodzaje ataków pasywnych ze szczególnym uwzględnieniem analizy czasowej i analizy poboru mocy. Przedstawiono podstawowe metody zapobiegania atakom. Zaproponowano metodę projektowania wykorzystującą wyrównywanie mocy w asynchronicznych układach kombinacyjnych oraz w układach synchronicznych. Dokonano implementacji algorytmu AES w układzie FPGA Xilinx Spartan II-E w wersji standardowej i zmodyfikowanej. Osiągnięte wyniki symulacji wykazały, że zaproponowana metoda projektowania skutecznie uniemożliwia wykonanie analizy mocy DPA.

The paper presents cryptoanalysis issues of hardware implementations based on side channel information. Kinds of passive attacks are described, especially considering timing analysis and power analysis. Basic countermea-sures against known attacks are shown. New design method based on both asynchronous and synchronous power equalization is proposed. Algorithm AES is chosen for implementation on FPGA Xilinx Spartan II-E device using standard and modified design methodology. Simulation results show that proposed design methodology efficiently prevents from carring out differential power analysis.