Wyniki wyszukiwania - BazTech

Ograniczanie wyników

1 Przegląd Telekomunikacyjny + Wiadomości Telekomunikacyjne

1 2018

Znaleziono wyników: 1

Liczba wyników na stronie

Wyniki wyszukiwania

Wyszukiwano:
w słowach kluczowych: partycjonowanie grafów

Sortuj według:

Ogranicz wyniki do:

Synteza wysokiego poziomu dla układów FPGA z wykorzystaniem metody partycjonowania grafów

Cieszewski R., Późniak K., Romaniuk R.

Przegląd Telekomunikacyjny + Wiadomości Telekomunikacyjne

2018

nr 4

80--85

Układy FPGA mogą osiągnąć znacznie większą wydajność obliczeniową niż rozwiązanie programowe, wykorzystując większy poziom równoległości, w szczególności dla algorytmów drobnoziarnistych (fine grain). Osiągane jest to przez rekonfigurowalną wewnętrzną sieć połączeń układu FPGA oraz dużą liczbę specjalizowanych bloków sprzętowych. Tworzenie równoległych programów realizowanych w FPGA wprost w języku HDL jest trudne i czasochłonne. Rozwój technologii FPGA w ostatnich dziesięcioleciach i obserwowany stały wzrost wymagań dla ich zastosowań stały się przyczynkiem do rozwoju narzędzi opisu funkcjonalnego z wykorzystaniem wyższych poziomów abstrakcji. Korzystanie z wyższego poziomu abstrakcji opisu oraz kompilatora wysokiego poziomu mogą ten czas znacznie zmniejszyć. Typowe kompilatory tego rodzaju interpretują algorytmiczny opis funkcjonalny w języku wysokiego poziomu (HLL) i tłumaczą go na język opisu sprzętu (HDL). W artykule przedstawiono alternatywne, autorskie rozwiązanie kompilatora syntezy wysokiego poziomu (HLS) zrealizowane w języku Python. Kompilator, na podstawie funkcjonalnego opisu wysokiego poziomu w języku Pyton, generuje konfigurację, umożliwiającą utworzenie w trakcie procesu syntezy zadanej struktury w układzie FPGA. W artykule opisano metody projektowania, narzędzia oraz implementację opracowanego kompilatora Python-VHDL wraz z przykładami jego użycia.

FPGAs can achieve significantly greater computational efficiency than a software solution using a higher level of parallelism, especially for fine grain algorithms. This is achieved through a reconfigurable internal network of FPGA connections and a large number of specialized hardware blocks. The creation process of parallel programs implemented in FPGA in pure HDL language is difficult and time-consuming. The development of FPGA technology in recent decades and the observed constant increase in requirements for their applications have become a contribution to the development of functional description tools using higher levels of abstraction. Using a higher level of description abstraction and high level compiler this time can be significantly reduced. Typical compilers of this kind interpret the algorithmic functional description in a high-level language (HLL) and translate it into the language of hardware description (HDL). The article presents an alternative, proprietary solution of a high-level synthesis compiler (HLS) implemented in Python. The compiler, based on Python's high-level functional description, generates a configuration that allows the creation of a given structure in the FPGA system during the synthesis process. The article describes the design methods, tools and implementation of the developed Python-VHDL compiler with examples of its use.