Wyniki wyszukiwania - BazTech

Ograniczanie wyników

Powiadomienia systemowe

Sesja wygasła!
Sesja wygasła!
Sesja wygasła!
Sesja wygasła!

Znaleziono wyników: 2

Liczba wyników na stronie

Wyniki wyszukiwania

Wyszukiwano:
w słowach kluczowych: parallelisation

Sortuj według:

Ogranicz wyniki do:

Parallelization of Concise Convolutional Neural Networks for Plant Classification

Sembiring Arnes, Away Yuwaldi, Arnia Fitri, Muharar Rusdha

Journal of Ecological Engineering

2023

Vol. 24, nr 2

61--71

Monitoring the agricultural field is the key to preventing the spread of disease and handling it quickly. The computer-based automatic monitoring system can meet the needs of large-scale and real-time monitoring. Plant classifiers that can work quickly in computer with limited resources are needed to realize this monitoring system. This study proposes convolutional neural network (CNN) architecture as a plant classifier based on leaf imagery. This architecture was built by parallelizing two concise CNN channels with different filter sizes using the addition operation. GoogleNet, SqueezeNet and MobileNetV2 were used to compare the performance of the proposed architecture. The classification performance of all these architectures was tested using the PlantVillage dataset which consists of 38 classes and 14 plant types. The experimental results indicated that the proposed architecture with a smaller number of parameters achieved nearly the same accuracy as the comparison architectures. In addition, the proposed architecture classified images 5.12 times faster than SqueezeNet, 8.23 times faster than GoogleNet, and 9.4 times faster than MobileNetV2. These findings suggest that when implemented in the agricultural field, the proposed architecture can be a reliable and faster plant classifier with fewer resources.

Formalna weryfikacja automatycznego zrównoleglenia procesów

Dziurzański P., Karpicki M.

Pomiary Automatyka Kontrola

2006

R. 52, nr 11

35-38

W artykule przedstawiono technikę formalnej weryfikacji systemów sprzętowo-programowych opisanych za pomocą języka opisu systemów SystemC. Formalnej weryfikacji dokonuje się z wykorzystaniem logiki temporalnej CTL i asercji. Przedstawiono formuły CTL dla systemu z jedną sekcją równoległą. Badania eksperymentalne wykazały liniowy wzrost liczby formuł i liniowy przyrost czasu działania programu automatycznie wstawiającego asercję, przez co prezentowane podejście nadaje się do zastosowań przemysłowych.

In this paper, we present a formal verification technique of software/hardware systems given in the SystemC system description language. The verification is performed using temporal logic CTL and assertions. We enumerate the CTL formulas generated from a system with a single parallel section. Experimental results present a linear growth of a number of formulas and linear growth of the execution time of the developed tool that automatically inserts CTL assertions. Consequently, the proposed approach is suitable for industrial applications.