Wyniki wyszukiwania - BazTech

Ograniczanie wyników

Znaleziono wyników: 1

Liczba wyników na stronie

Wyniki wyszukiwania

Wyszukiwano:
w słowach kluczowych: parallel-prefix adders

Sortuj według:

Ogranicz wyniki do:

Minimum logic depth modulo 2n+1 adders

Biernat J., Jabłoński J.

Metody Informatyki Stosowanej

2008

nr 3 (Tom 16)

41--55

The propagation of re-entrant carry reduces the speed of modulo 2n+1 addition. Two efficient solutions known to date rely on parallel generation of carries in prefix structures. The TPP is a modified parallel-prefix adder. The ELMMA adder utilizes the idea of parallel updating of sum bits due to carry propagation. The architecture of modulo 2n+1 adder of the less logic depth than the TPP and ELMMA designs and thus potentially faster is proposed.