Wyniki wyszukiwania - BazTech

Ograniczanie wyników

Powiadomienia systemowe

Sesja wygasła!
Sesja wygasła!

Znaleziono wyników: 2

Liczba wyników na stronie

Wyniki wyszukiwania

Wyszukiwano:
w słowach kluczowych: parallel image segmentation

Sortuj według:

Ogranicz wyniki do:

Analiza układu CMOS oscylatora i sieci synchronizowanych oscylatorów do segmentacji obrazów binarnych

Kowalski Jacek

Przegląd Elektrotechniczny

2022

R. 98, nr 3

1--8

W artykule przedstawiono analizę symulacyjną układu CMOS pojedynczego oscylatora i sieci synchronizowanych oscylatorów do segmentacji obrazów binarnych za pomocą programu LTspice XVII z wykorzystaniem modelu tranzystora MOS Bsim3v3.2 dla aktualnie oferowanej przez Europractice technologii ON Semi 0.35µm C035U 5M. Przedstawiono zmodyfikowany model matematyczny oscylatora, jego implementację CMOS i sieć synchronizowanych oscylatorów. Wykonano symulacje tych układów dla modeli tranzystora MOS „typical”, „slow” i „fast” dla dwóch temperatur.

This article presents analyses by simulation of oscillator CMOS circuit and synchronized oscillators network for binary image segmentation using LTspice XVII software and Bsim3v3.2 MOS transistor model for actual ON Semi 0.35µm C035U 5M technology offered by Europractice. A modified mathematical oscillator model, its CMOS implementation and synchronized oscillators network have been described. These CMOS circuits simulations using „typical”, „slow” and „fast” MOS transistor models for two temperatures have been performed.

Test Procedures for Synchronized Oscillators Network CMOS VLSI Chip

Kowalski J., Strzelecki M.

International Journal of Electronics and Telecommunications

2015

Vol. 61, No. 1

101-107

The paper presents test procedures designed for application - specific integrated circuit (ASIC) CMOS VLSI chip prototype that implements a synchronized oscillator neural network with a matrix size of 32×32 for object detecting in binary images. Networks of synchronized oscillators are recently developed tool for image segmentation and analysis. This paper briefly introduces synchronized oscillators network. Basic chip analog building blocks with their test procedures and measurements results are presented. In order to do measurements, special basic building blocks test structures have been implemented in the chip. It let compare Spectre simulateions results to measurements results. Moreover, basic chip analog building blocks measurements give precious information about their imperfections caused by MOS transistor mismatch. This information is very usable during design and improvement of a special setup for chip functional tests. Improvement of the setup is a digitally assisted analog technique. It is an original idea of oscillators tuning procedure used during chip prototype testing. Such setup, oscillators tuning procedure and segmentation of sample binary images are presented.