Wyniki wyszukiwania - BazTech

1

Performance analysis of SRF PLL type-3 with dynamic feed forward frequency estimator for abnormal grid conditions

Agrawal Seema, Kumar Mahendra, Palwalia D. K.

Journal of Power Technologies

|

2021

|

Vol. 101, nr 2

87--95

EN

A phase-locked loop (PLL) is a closed-loop feedback control device that synchronizes its output signal with an input signal in both frequency and time. This paper presents a robust method for tracking against adverse conditions of the fundamental sequence component of utility voltage. The proposed phase-locked loop (PLL) is a hybrid configuration of the phase- locked loop type-3 (SRF type-3) synchronous reference frame coupled with a feed-forward frequency estimator using a selective harmonic filtering technique. A SRF type -2 based PLL has a secondary closed path. Under the ramp frequency transition, it has a steady-state step and a frequency error. In the proposed PLL, the constant gain loop filter is used to eliminate the phase and frequency error. Feed-forward operation with selective harmonic pre-filtering enables fast-tracking with a low tracking error of the reference signal. From the results it is evident that the proposed PLL achieves a high bandwidth and quick dynamic response without endangering the stability and filtering capability. The proposed system has been tested through MATLAB Simulink platform under abnormal conditions.

2

Analysis of the synchrophasor estimation problem

Cygan S., Łukowicz M.

Przegląd Elektrotechniczny

|

2018

|

R. 94, nr 11

84--88

EN

This paper discusses the analytical analysis of synchrophasor estimation employed in electrical systems. Short-time Fourier transform with a phase-locked loop and Taylor-Fourier series are analysed for signals relating to different states which may occur in real power systems. As a consequence of transients in power system signal waveforms changes may occur. This leads to inconvenient errors in any estimation algorithm. This paper presents the character of these errors and their consequences individually for any signal deviation.

PL

W artykule przedstawiona została analiza problemu wyznaczania fazorów w systemie elektroenergetycznym. Algorytymy bazujące na szybkiej transformacie Fouriera z pętlą˛ synchronizacji fazy oraz z rozwinięciem w szereg Taylora-Fouriera zostały przetesotwane na sygnałach odpowiadających rzeczywistym przebiegom w systemie elektroenergetycznym. Zmiany sygnałów napięciowych i prądowych skutkują błędami estymacji parametrów. W artykule przedstawiono charakter błedów estymacji fazorów oraz ich wpływ dla różnych typów analizowanych sygnałów.

3

Self tuning filter and fuzzy logic control of shunt active power filter for eliminates the current harmonics constraints under unbalanced source voltages and loads conditions

Chebabhi A., Abdelhalim K., Fellah F. M. K.

Journal of Power Technologies

|

2018

|

Vol. 98, nr 1

1--19

EN

Shunt active power filters (SAPFs) are modern filtering technologies for source current harmonic elimination and source reactive power compensation of nonlinear loads. In the case of normally balanced source voltages, the SAPFs are controlled to eliminate a wide range of source current harmonics and compensate the source reactive power generated by non-linear loads to provide source current functions with maximum power factor. However, if source voltages are unbalanced and/or distorted, these control objectives cannot be achieved, which impacts the SAPFs performances. In the present paper, we propose a new modification to extend the stable dynamic range and to enhance the transient response of a classical phase locked loop (CPLL). An enhanced phase locked loop (EPLL) based on a self tuning filter (STF) and fuzzy logic control (FLC) associated with SRF theory are used in four leg shunt active power filter control under unbalanced source voltages and nonlinear loads. The aim is to enable the SAPFs to reach a higher compensation level of reactive power and current harmonics for all cases of source voltages and nonlinear loads for the limits specified in IEEE Std. 519. The success, robustness, and effectiveness of proposed control circuits are demonstrated through simulation, using Sim Power Systems and S-Function of MATLAB/SIMULINK.

4

Designing of power system stabilizer based on the root locus method with lead-lag controller and comparing it with PI controller in multi-machine power system

Jalali S., Shahgholian G.

Journal of Power Technologies

|

2018

|

Vol. 98, nr 1

45--56

EN

This paper presents a method for designing a multi-machine power system stabilizer. The conventional design technique using a single machine infinite bus approximation involves a frequency response estimation called GEP(s). Frequency response is estimated between the input AVR and electrical output torque. The power system stabilizer is designed by frequency response and based on the root locus method to improve the damping of oscillatory modes. By using this method, we can adjust the structure of the PSS compensator and its parameters in the multi-machine system and it does not need to know the equivalent reactance of output and voltage of the infinite bus or the other estimations in every machine. In the proposed method, information available at the high voltage bus of the step-up transformer is used to set up a modified Heffron-Phillips model. Finally, this method is examined on three test systems. Simulation results indicate the performance and effectiveness of the proposed method.

5

A low-jitter, full-differential PLL in 0.18μm CMOS technology

Modarresi F., Ghasemzadeh M., Mazlumi M., Amini A., Abolfathi T.

International Journal of Microelectronics and Computer Science

|

2016

|

Vol. 7, nr 4

119--122

EN

This paper presents a Phase Locked Loop (PLL) which works with minimum jitter in the operation frequency range of 600MHZ to 900MHZ. Utilizing a full differential architecture that consists of several blocks of differential VCO, a differential PFD and a differential CPL leads to limiting the RMS jitter to 4.06ps, with 50mV power supply noise in the frequency range of 750MHz. Simulation results using 0.18μm CMOS TSMC standard technology demonstrate the power-consumption of 4.6mW at the supply voltage of 1.8V.

6

Phase Locked Loop for Distorted Three-Phase Systems tested with a PI, a PID and a Fractional PI

Minambres V., Milanés M., Vinagre B., Romero E.

Przegląd Elektrotechniczny

|

2009

|

R. 85, nr 10

201-207

EN

This paper proposes a Phase Locked Loop algorithm for three-phase distorted systems. For the Phase Locked Loop it is deduced a mathematical model to design the three different control solutions implemented: a PI, a PID and a novel fractional PI. The damping ratio, the time response and the phase error of the phase tracking system are the criteria to design the controllers. The performance of the three systems is analyzed by connecting inputs with imbalance, harmonics and phase and/or frequency variations. An Autoadjustable Synchronous Reference Frame application is developed to test the Phase Locked Loop by simulation and experimentally through xPCTarget. A comparison of some parameters of the system such as phase margin, settling time, THD and phase error is carried out for each controller.

PL

W artykule zaproponowano algorytm pętli synchronizacji fazy dla odkształconych przebiegów w systemach trójfazowych. Sformułowano model matematyczny pętli fazowej służący opracowaniu rozwiązań z regulatorami PI, PID oraz nowatorskim, ułamkowym PI. Kryteriami projektowymi są poziom tłumienia, czas odpowiedzi i błąd fazowy układu śledzenia. Właściwości trzech systemów zostały zbadane przy zastosowaniu sygnałów niesymetrycznych, odkształconych oraz z wahaniami fazy i częstotliwości. Pętle fazowe testowane były symulacyjnie i doświadczalnie poprzez xPCTarget przy użyciu aplikacji Autoadjustable Synchronous Reference Frame. Przedstawiono porównanie wybranych parametrów takich jak marines fazy, czas synchronizacji, THD i błąd fazowy.

7

Asymptotical stability analysis of nonlinear a third order phase-locked loop with Cauer lowpass filter

Kiełtyka G., Walczak J.

Prace Naukowe Politechniki Śląskiej. Elektryka

|

2009

|

z. 4

127-133

EN

In the paper stability analysis of nonlinear analog third order phaselocked loop with the second order of Cauer lowpass filter has been presented. The analysis concerned the global stability of the loop and the research of stability has been done using the second Lyapunov method.

PL

W artykule przedstawiono analizę stabilności nieliniowej pętli synchronizacji fazy trzeciego rzędu z filtrem dolnoprzepustowym Cauera. Analiza ta dotyczyła stabilności globalnej pętli, a badania przeprowadzono z wykorzystaniem drugiej metody Lapunowa.

8

Analiza stabilności liniowej pętli synchronizacji fazy z filtrem dolnoprzepustowym o aproksymacji Butterworthai Czebyszewa

Walczak J., Kiełtyka G.

Prace Naukowe Politechniki Śląskiej. Elektryka

|

2007

|

z. 2

31-42

PL

W artykule przedstawiono analizę stabilności liniowej pętli synchron-nizacji fazy II-VI rzędu z filtrem o aproksymacji Butterwortha oraz Czebyszewa za pomocą kryterium stabilności Lienarda-Chiparta. Opierając się na tym kryterium, wyznaczono zakresy stabilności, charakteryzujące stabilną pracę pętli przy określonym wzmocnieniu detektora fazy i generatora przestrajanego napięciem. Analizę stabilności z filtrem Czebyszewa przeprowadzono dla dwóch różnych wartości współczynnika falowania.

EN

Stability analysis of linear phase-locked loop with Butterworth and Tschebyshev lowpass filter to six order inclusively based on Lienard-Chipart stability criterion was carried out in the article. Ranges of stability in foothold about this criterion at definite reinforcement of phase detector and voltage control oscillator indicated characterizing stable work loop. It carry analysis of stability with Tschebyshev filter for different two values of ratios of rippling.

9

Analiza stabilności i porównanie zakresów stabilności pętli synchronizacji fazy z filtrem o aproksymacji Butterwortha, Czebyszewa i Cauera

Walczak J., Kiełtyka G.

Prace Naukowe Politechniki Śląskiej. Elektryka

|

2007

|

z. 2

43-53

PL

W artykule przedstawiono analizę stabilności liniowej pętli synchron-nizacji fazy z filtrem o aproksymacji Cauera II-VI rzędu oraz porównanie zakresów stabilności pętli z filtrami o aproksymacji Butterwortha, Czebyszewa i Cauera. Analizę oparto na kryterium stabilności Lienarda-Chiparta, za pomocą którego wyznaczono zakresy stabilności, charakteryzujące stabilną pracę pętli przy określonym wzmocnieniu detektora fazy i generatora przestrajanego napięciem. Wyliczone zakresy stabilności pętli rozpatrywanych filtrów zilustrowano wykresami.

EN

In the article stability analysis of linear phase-locked loop with Cauer lowpass filter to six order was carried out inclusively and stability comparison phase-locked loop with Butterworth, Tschebyshev and Cauer lowpass filter. The analysis based on Lienard-Chipart stability criterion, ranges of stability which assistance at definite reinforcement of phase detector and voltage control oscillator indicated characterizing stable work loop. It illustrated enumerated ranges of stability of loop with individual filters diagrams.

10

Determination of the pull-in range for phased-locked loop system using a Lyapunov functional

Grabowski P.

Automatyka / Akademia Górniczo-Hutnicza im. Stanisława Staszica w Krakowie

|

2004

|

T. 8, z. 1

25-41

EN

A Lur'e feedback of indirect control system consisting of a nonlinear static periodic differentiable function and a linear finite-dimensional part arising in the analysis of phased-locked loop systems in considered. We simplify and complete the results of [3, Theorem 1.2.1, p. 285] and then apply them to approximate the pull-in range of two analog phase-locked loop systems.

PL

Rozważa się układ Lurie sterowania pośredniego, złożony z różniczkowalnej, okresowej nieliniowości statycznej i skończenie wymiarowej części liniowej, powstający przy analizie pętli fazowej. Upraszcza się i uzupełnia rezultaty [3, Twierdzenie 4.2.1, str. 285], a następnie uzyskane wyniki stosuje się do aproksymacji zakresu chwytania dwóch przykładowych, analogowych pętli synchronizacji fazy.