Wyniki wyszukiwania - BazTech

1

A routing algorithm and a router architecture for 3D NoC

Kanagasabapathi Somasundaram, Calicut Chythanya

Computer Science

|

2019

|

Vol. 20 (3)

369--383

EN

In recent years, the enhancement of microchip technologies has enabled large scale Systems-on-Chip (SoC). Due to sharp increase in number of processing elements, SoC faces various challenges in design and testing. Network on Chip (NoC) is an alternative technology to overcome the challenges in SoC design and testing. NoC emerged as a key architecture that allows one to optimize the parameters like power and area. In spite of its applications, NoC faces some real time challenges like designing an optimum topology, routing scheme and application mappings. In this paper, we address the main three issues on NoC, namely, designing of an optimal topology, routing algorithm and a router design for the topology. First, we propose a topology and a routing algorithm. We prove that our recursive network topology is Hamiltonian connected and we propose an algorithm for data packet transmissions, which is free from cyclic deadlocks and the algorithm maximizes the congestion factor. Our experimental results show that the proposed topology gives better performance in terms of average latency and power than the other topologies. Finally, we propose a router architecture for our 3D-NoC. The router architecture is based on shared buffers. Also, our experimental results indicate that the proposed router architecture consumes less area and power than the Virtual Channel architecture.

2

Formal analysis of destination reachability under given restrictions for multi-path routing in Network on Chip

Dziurzański P.

Elektronika : konstrukcje, technologie, zastosowania

|

2012

|

Vol. 53, nr 12

127-129

EN

In this paper, a technique for selecting proper restrictions in multi-path routing guarantying deadlock-freedom dedicated to Network on Chip (NoC) is presented. The proposed algorithm is based on the model checking utilizing computation tree temporal logic. This approach is illustrated with an example of features extraction module for the Automatic Speech Recognition (ASR) system. It is shown that even for this simple, 7-core MPSoC, selecting a wrong restriction may result in obtaining an unroutable on-chip network.

PL

W niniejszym artykule została przedstawiona technika wyboru odpowiednich ograniczeń wielościeżkowego routingu w sieciach wewnątrzukładowych, gwarantujących brak występowania blokad. Proponowany algorytm wykorzystuje sprawdzanie modeli z logiką temporalną drzew obliczeń CTL. Podejście zilustrowano przykładem ekstrakcji cech dla automatycznego rozpoznawania mowy. Pokazano, iż nawet dla tego prostego 7-rdzenowego układu typu MPSoC, wybór nieprawidłowego ograniczenia może skutkować uzyskaniem nierutowalnej sieci.

3

Features extraction system for automatic speech recognition core mapping into an irregular Network on Chip

Dziurzański P., Mąka T.

Elektronika : konstrukcje, technologie, zastosowania

|

2012

|

Vol. 53, nr 9

154-156

EN

In this paper, we propose a mapping scheme of IP cores into irregular Network on Chips using an example module dedicated to features extraction for automatic speech recognition system. We estimated the core sizes for various frame sizes and overlappings, and then tried to place cores communicating heavily close to each other, we test a number of widths in the 2D Rectangular Strip Packing problem. The obtained result range allows us to pick a solution that is beneficial both in terms of area and transfers between the system cores.

PL

W artykule zaproponowano sposób mapowania rdzeni IP w nieregularną sieć wewnątrzukładową. Jako przykładowego układu użyto moduł przeznaczony do ekstrakji cech systemu automatycznego rozpoznawania mowy. Dokonano estymacji rozmiaru rdzeni dla różnych rozmiarów ramki i zakładkowania, a następnie dokonano próby odwzorowania rdzeni do układu w ten sposób, by rdzenie wysyłające między sobą duże porcje danych zostały umieszczone blisko siebie.

4

Time constraints analysis of data-driven multimedia algorithms in Networks on Chip

Chojnacki B., Mąka T., Dziurzański P.

Elektronika : konstrukcje, technologie, zastosowania

|

2011

|

Vol. 52, nr 11

115-119

EN

In this paper, an efficiency of the Tapeworm routing, begin a multi-path routing algorithm dedicated to Network on Chip (NoC), are presented. The proposed algorithm is based on the Ford-Fulkerson method and is aimed at data-dominated streaming multimedia applications realized in Multi Processor Systems on Chip. The efficiency of the proposed technique is compared with the state-of-the-art NoC routing approach and in some cases we obtain a significant improvement. Our implementation utilizing virtual channels, despite imposing some overhead, allows us to obtain promising results in some popular multimedia codecs.

PL

W artykule przeanalizowano efektywność algorytmu routingu wielościeżkowego o nazwie Tapeworm, przeznaczonego dla sieci wewnątrzukładowych (ang. Network on Chip, NoC). Zaproponowany algorytm bazuje na klasycznej metodzie Forda-Fulkersona i jest przeznaczony do zdominowanych przez dane multimedialnych aplikacji strumieniowych realizowanych przez wieloprocesorowe systemy jednoukładowe. Efektywność proponowanej techniki jest porównana z najpopularniejszym algorytmem routingu w NoC. Przedstawiona implementacja wykorzystuje kanały wirtualne, które pomimo narzutów czasowych, umożliwiają uzyskanie zmniejszonych transferów między rdzeniami w przypadku kilku popularnych kodeków multimedialnych.

5

Path-based multicast routing in network on chip architecture

Hawraniak M., Dziurzański P.

Elektronika : konstrukcje, technologie, zastosowania

|

2011

|

Vol. 52, nr 2

180-184

EN

The majority of contemporary implementations of multicast in on-chip networks rely on multiple unicast communication pattern. The drawbacks of such approach are inefficient network resources utilization and information redundancy, which results in the performance degradation and high message latencies. In this paper, the new routing algorithm is presented for handling many destinations (multicast) and adaptivity, including irregular mesh networks. The algorithm is based on Double-Channel XY Multicast Routing algorithm known from literature. The SystemC implementation of the algorithm and its application in the routing scheme is outlined. The simulation results confirms the benefits of the proposal.

PL

Większość współczesnych implementacji routingu jeden-do-wielu (ang. multicast) w sieciach wewnątrzukładowych opiera się o wielokrotne wysyłanie przez źródło tych samych pakietów do różnych węzłów (ang. uni-cast). Wadą takiego podejścia jest nieefektywne wykorzystanie zasobów sieciowych i redundancja informacji, która przekłada się na obniżenie wydajności i opóźnienia przy przesyłania pakietów. W artykule zaproponowany został algorytm typu multicast działający zarówno w regularnych, jak i nieregularnych sieciach typu siatka (ang. mesh). Proponowany algorytm jest oparty na podejściu Double-Channel XY Multicast Routing, znanym z literatury. W pracy zarysowano implementację wykonaną w języku SystemC oraz zastosowanie opisywanego algorytmu. Badania eksperymentalne potwierdziły zalety proponowanego podejścia.

6

Evaluation Scheme for NoC-based CMP with Integrated Processor Management System

Zydek D., Selvaray H., Koszałka L., Poźniak-Koszałka I.

International Journal of Electronics and Telecommunications

|

2010

|

Vol. 56, No. 2

157-167

EN

With the opportunities and benefits offered by Chip Multiprocessors (CMPs), there are many challenges that need to be addressed in order to exploit the full potential of CMPs. Such aspects as parallel programs, interconnection design, cache arrangement and on-chip cores allocation become a limiting factor. To ensure validity of approaches and research, we propose an evaluation system for CMPs with Network-on-Chip (NoC) and processor management system integrated on one die. The suggested experimentation system is described in details. The proposed system that is used for tests and results of the experiments are presented and discussed. As decision making criteria, we consider energy efficiency of Processor Allocator (PA) and NoC, as well as NoC traffic characteristic (load balance). In order to improve the system understanding, brief overview on most important NoC and PA architectures is also presented. Analyzed results reveal that CMP with a PA controlled by IFF allocation algorithm for mesh systems and torus-based NoC driven by DORLB routing with express-virtual-channel flow control achieved the best traffic balance and energy characteristic.

7

Pros and cons of system-level synthesis of data-dominated algorithms

Dziurzański P.

Elektronika : konstrukcje, technologie, zastosowania

|

2010

|

Vol. 51, nr 10

169-171

EN

SystemC is gaining popularity in the field of modeling and verification of hardware. Especially beneficial of this language usage is the stage of architectural analysis where the task to be computed are split between the HW and SW domains. Fast simulation of such system-level models is crucial in trade-offs between speed, area and power consumption of the target system. However, the hardware synthesis stage is still often performed from VHDL or Verilog models that have to be created manually or semi-automatic from a SystemC code. Thus in this paper we decided to present a complete design flow from a system-level rnodel to hardware synthesis of an example video codec based on SystemC using the 3rd part generation C-synthesis technology. The SystemC-based implementation will be compared with its handwritten VHDL counterpart.

PL

SystemC zdobywa popularność w zakresie modelowania i weryfikacji sprzętu. Szczególnie opłacalne wydaje się użycie tego języka na etapie analizy architektury, gdzie zadania są przydzielane do domen sprzętowych i programowych. Szybka symulacja takich modeli jest krytyczna przy wyznaczaniu kompromisu między szybkością, powierzchnią i energią zużywaną przez docelowy system. Jednakże sam proces syntezy sprzętowej jest wciąż często wykonywany z modeli w VHDL lub Verilogu, które muszą być przepisywane ręcznie lub półautomatycznie z kodu w SystemC. Dlatego w niniejszym artykule zostanie przedstawiona synteza przykładowego kodeka wideo, w pełni wykorzystująca SystemC, z wykorzystaniem technologii syntezy C firm trzecich. Implementacja z SystemC zostanie porównana z ręcznie napisanym odpowiednikiem kodu w VHDL.

8

Adaptive tree-based multicast routing in network on chip architecture

Czarnecki Ł., Dziużański P.

Elektronika : konstrukcje, technologie, zastosowania

|

2010

|

Vol. 51, nr 4

33-37

EN

The majority of the contemporary implementations of multicast in on-chip networks rely on multiple unicast communication pattern. The drawbacks of such an approach are inefficient network resources utilization and information redundancy, which results with the performance degradation and high message latencies. In the paper, we propose an adaptive tree-based multicast routing algorithm for an interconnection networks. The presented algorithm is based on the network traffic analysis and adapts the routing decisions to the current network conditions. We receive message delay improvement by 85-200% incomparison to the unicast communication pattern.

PL

Większość współczesnych implementacji routingu jeden-do-wielu w sieciach wewnątrzukładowych opiera się o wielokrotne wysyłanie przez źródło tych samych pakietów do różnych węzłów. Wadą takiego podejścia jest nieefektywne wykorzystanie zasobów sieciowych i redundancja informacji, która przekłada się na obniżenie wydajności i opóźnienia przy przesyłania pakietów. W artykule zaproponowany został adaptacyjny algorytm typu multicast oparty na konstrukcji drzew rozpinających. Zaprezentowany algorytm dokonuje analizy ruchu sieciowego i adaptacyjnie podejmuje decyzje w zależności od aktualnego stanu sieci. Badania eksperymentalne wykazały zmniejszenie opóźnienia o 85. ..200% w porównaniu z wielokrotną transmisją typu unicast.

9

System-level perspective of computation and communication refinement for a subpredictor-blending-based compression system

Dziurzański P., Ulacha G.

Elektronika : konstrukcje, technologie, zastosowania

|

2007

|

Vol. 48, nr 12

86-89

EN

The Electronic System Level (ESL) for modeling an architecture for lossless compression system on subpredictors blending is presented in this paper. We describe the reasons why system-level languages are appropriate for the design and provide some additional information on the state-of-the art synthesis from SystemC, the most popular ESL language. A brief description of the used compression technique has been provided, as well as some details on the Network-on-Chip architecture with packet-switching approach, utilized in the design. Experimental results show that the proposed algorithm is suitable for hardware realization and that the ESL synthesis is stable enough to apply it for similar projects.

PL

Opisano zastosowanie modelowania na elektronicznym poziomie systemowym ESL (ang. Electronic-System-Level) do projektowania architektury systemu bezstratnej kompresji danych, wykorzystującej metodę mieszania predyktorów. Przedstawiono powody, dla których poziom ESL jest odpowiedni dla projektu i dostarczono informacji na temat najpopularniejszego obecnie języka modelowania na poziomie ESL - SystemC. Opisano również pokrótce stosowaną metodę kompresji, a także paradygmat sieci wewnątrzukładowych (ang. Network-on-Chip), wykorzystujących przełączanie pakietów. Przedstawione badania eksperymentalne pokazują, że zaproponowany algorytm można korzystnie zaimplementować w sprzęcie oraz że synteza sprzętowa z poziomu ESL jest wystarczająco stabilna i możliwa do zastosowania w przypadku podobnych zadań.

10

Stream-based cores mapping strategies dedicated to Networks on Chip architecture

Mąka T., Dziurzański P.

Elektronika : konstrukcje, technologie, zastosowania

|

2007

|

Vol. 48, nr 7

8-11

EN

A new characteristic for measurement of Network on Chip architecture is proposed in this work. This characteristic, named multiplicity factor, depending on its parameter, can be used for obtaining the architecture with low number of connections or contention level. Experimental results, based on the popular iLBC speech decoder, confirm the usability of the proposed characteristic.

PL

W artykule została wprowadzona nowa miara jakości rozmieszczenia bloków własności intelektualnej w strukturze sieci wewnątrzukładowej. Proponowany parametr, nazwany współczynnikiem krotności, w zależności od parametru może zostać wykorzystany do otrzymania struktury ze zmniejszoną liczbą połączeń lub poziomem konfliktów. Badania eksperymentalne, przeprowadzone dla dekodera mowy iLBC, potwierdzają użyteczność proponowanego podejścia.