Wyniki wyszukiwania - BazTech

Ograniczanie wyników

1 Elektronika : konstrukcje, technologie, zastosowania

1 2012

Znaleziono wyników: 1

Liczba wyników na stronie

Wyniki wyszukiwania

Wyszukiwano:
w słowach kluczowych: multiple run march test

Sortuj według:

Ogranicz wyniki do:

Inkrementacyjne sekwencje adresowe o niskim narzucie sprzętowym w dwuprzebiegowych testach krokowych

Mrozek I., Yarmolik S. V.

Elektronika : konstrukcje, technologie, zastosowania

2012

Vol. 53, nr 10

133-135

Jednokrotna realizacja testu krokowego charakteryzuje się stałym i stosunkowo niskim pokryciem uszkodzeń szczególnie w odniesieniu do uszkodzeń uwarunkowanych zawartością. Jedną z technik umożliwiających zwiększenie pokrycia uszkodzeń jest technika wielokrotnego wykonania testu przy zmiennych warunkach początkowych. Kluczowymi warunkami początkowymi mającymi decydujący wpływ na pokrycie uszkodzeń w wieloprzebiegowych testach krokowych jest początowa zawartość pamięci i użyte sekwencje adresowe. W artykule rozważone są dwuprzebiegowe sesje testowe pamięci RAM wykorzystujące w swej istocie mechanizm zmiennych sekwencji adresowych. Literatura dziedziny jasno wskazuje, iż różne sekwencje adresowe mogą prowadzić do zróżnicowanej wydajności procesu testowania. Niezmiernie ważnym problemem jest zatem wybranie odpowiednich sekwencji adresowych uwzględniając przy tym nie tylko pokrycie uszkodzeń ale również koszt wygenerowania tych sekwencji. W publikacji skupiono się zatem na sekwencjach adresowych, których implementacja charakteryzuje się bardzo niskim narzutem sprzętowym. Dlatego przeanalizowano dwuprzebiegowe testy krokowe wykorzystujące inkrementacyjne sekwencje adresowe wygenerowane odpowiednio w oparciu o współczynnik q=1 i q=2.

Conventional memory tests based on only one run have constant and low faults coverage especially for Pattern Sensitive Faults (PSF) To increase faults coverage the multiple run March test algorithms have been used. In a case of multiple memory test execution the consecutive memory address sequences and their relations or optimal set of backgrounds are very important to achieve high fault coverage. In the paper we will focus on short, effective and with low hardware overhead memory test procedures suitable especially for BIST systems Therefore we will analyze two run march tests with address decimation with index q=2, which seems to be easiest to implement as multiple run march test.