Wyniki wyszukiwania - BazTech

1

Komparatory hierarchiczne - metody opisu, wyniki syntezy

Salauyou V., Gruszewski M.

Pomiary Automatyka Kontrola

|

2014

|

R. 60, nr 7

498--500

PL

Praca poświęcona jest problematyce syntezy komparatorów binarnych w strukturach CPLD/FPGA. Opracowano metody opisu komparatorów w postaci piramidalnych struktur hierarchicznych. Do budowy komparatorów wykorzystano język Verilog i edytor graficzny. Badania eksperymentalne wykonano dla komparatorów 64-bitowych w środowisku Quartus II firmy Altera. Przeprowadzone badania wykazały, że istnieją struktury hierarchiczne, które są bardziej efektywne od wbudowanej funkcji lpm_compare pakietu Quartus II. W najlepszym przypadku uzyskano zmniejszenie maksymalnego czasu propagacji o 44%.

EN

The paper deals with the problem of binary comparator synthesis in CPLD/FPGA structures. Comparators were built with the usage of the Verilog language and the Quartus II graphics editor [10]. Section 1 describes the notion of a digital comparator, its basic usage [1-4] and research directions [6-10]. Section 2 presents the general hierarchical structure of the comparator (Fig. 2). Section 3 describes the method of building new hierarchical structures of 64-bit comparators. Section 4 presents the results of experimental research. Comparators were built and tested in the Altera Quartus II environment. In the experimental research, the 64-bit hierarchical comparators were compared with the 64-bit comparator built with the direct usage of the lpm_compare library function of the Quartus II package. The research was conducted on three CPLD families (MAX 3000 A, MAX II and MAX V) and two FPGA families (Cyclone III and Arria II GX). Three parameters were compared: implementation cost, maximum propagation delay and overall power dissipation. The conducted research demonstrates the existence of hierarchical structures which are better than the in-built lpm_compare function. For the MAX 3000 A family, the implemented hierarchical methods of comparator synthesis show the improved results: 32% in the implementation cost, 44% in the maximum propagation delay and 18% in the overall power dissipation. The improved results for Arria II are as follows: 17% in the implementation cost and 26% in the maximum propagation delay.

2

Implementacja w strukturach CPLD/FPGA komparatorów hierarchicznych z wykorzystaniem równoległo-szeregowej metody syntezy

Salauyou V., Gruszewski M.

Pomiary Automatyka Kontrola

|

2014

|

R. 60, nr 7

468--470

PL

Praca dotyczy syntezy komparatorów binarnych w strukturach CPLD/FPGA. Do budowy komparatorów wykorzystano struktury hierarchiczne i równoległo-szeregowe metody syntezy. Badania eksperymentalne wykonano dla komparatorów 128-bitowych oraz 256-bitowych w środowisku Quartus II firmy Altera. Wybrane parametry porównano z wynikami uzyskanymi za pomocą funkcji lpm_compare. Dla komparatorów 128-bitowych uzyskano zmniejszenie kosztu realizacji o 13% oraz zmniejszenie ich maksymalnego czasu propagacji do 38%. W przypadku komparatorów 256-bitowych uzyskano zmniejszenie kosztu realizacji o 19% oraz zmniejszenie ich maksymalnego czasu propagacji do 54%.

EN

The paper deals with the problem of a binary comparator synthesis in CPLD/FPGA structures. The comparators were built with the usage of the Verilog language and the Quartus II graphics editor [10]. Section 1 describes the notion of a digital comparator, its basic usage [1-4] and research directions [6-10]. Section 2 presents the general hierarchical structure of the comparator (Fig. 1). Section 3 describes the parallel-serial method of the comparator synthesis [10]. This method was used in the first level comparator synthesis in hierarchical structures of 128-bit and 256-bit comparators. Section 4 presents the results of experimental research. The comparators were built and tested in the Altera Quartus II environment. In the experimental investigations, hierarchical comparators (128-bit and 256-bit) were compared with the comparators (128_lpm and 256_lpm) built with the direct usage of the lpm_compare library function of the Quartus II package. The research was conducted on two CPLD families (MAX II and MAX V) and on four FPGA families (Cyclone III, Arria II GX, Arria V GZ and Stratix III). Two parameters, the implementation cost and the maximum propagation delay, were compared. For 128-bit comparators, the implementation cost was reduced by 13% and the maximum propagation delay was reduced up to 38% (depending on the family of FPGA structures). For 256-bit comparators, the implementation cost was reduced by 19% and the maximum propagation delay was reduced up to 54% (depending on the family of FPGA structures).

3

Synteza 128-bitowych komparatorów hierarchicznych w strukturach CPLD/FPGA

Gruszewski M.

Elektronika : konstrukcje, technologie, zastosowania

|

2014

|

Vol. 55, nr 6

51-54

PL

Praca poświęcona jest problematyce syntezy komparatorów binarnych w strukturach CPLD/FPGA. Opracowano metodę syntezy w postaci piramidalnych struktur hierarchicznych. Badania eksperymentalne wykonano dla komparatorów 128-bitowych w środowisku Quartus II firmy Altera. Do budowy komparatorów wykorzystano język Verilog i edytor graficzny pakietu Quartus II. Efektywność przedstawionej metody określono na podstawie badań eksperymentalnych. Porównano wybrane parametry komparatorów o strukturze hierarchicznej z parametrami komparatora zbudowanego z bezpośrednim wykorzystaniem funkcji bibliotecznej lpm_compare pakietu Quartus II. Przeprowadzone badania wykazały istnienie struktur hierarchicznych, które są lepsze od wbudowanej funkcji lpm_compare. Najlepsze wyniki badań wykazały zmniejszenie kosztu realizacji oraz maksymalnego czasu propagacji odpowiednio o 11% i 45%.

EN

The paper deals with the problem of binary comparator synthesis in CPLD/FPGA structures. Synthesis method was developed in the form of pyramidal hierarchical structures. Experimental research was carried out on 128-bit comparators in the Altera Quartus II environment. Comparators were built with the usage of the Verilog language and the Quartus II graphics editor. Effectiveness of the presented method was defined on the basis of experimental research. Selected parameters of hierarchical comparators were compared with parameters of the comparator built with the direct usage of the lpm_compare library function of the Quartus II package. The conducted research demonstrates the existence of hierarchical structures which are better than the in-built lpm_compare function. The best test results show that implementation cost and maximum propagation delay were reduced by 11% and 45% respectively.

4

Metody syntezy komparatorów z wykorzystaniem języka Verilog w środowisku Quartus II

Gruszewski М.

Elektronika : konstrukcje, technologie, zastosowania

|

2014

|

Vol. 55, nr 1

72-77

PL

Praca poświęcona jest problematyce syntezy komparatorów binarnych w strukturach CPLD/FPGA z wykorzystaniem języka Verilog. Przedstawiono równoległe, szeregowe i równoległo-szeregowe metody syntezy komparatorów. Badania eksperymentalne wykonano dla komparatorów 64-bitowych w środowisku Quartus II firmy Altera. Przebadano wybrane parametry komparatorów zbudowane w oparciu o przedstawione metody syntezy i porównano je z wynikami uzyskanymi za pomocą funkcji bibliotecznej lpm_compare pakietu Quartus II. Przeprowadzone badania wykazały możliwość opracowania nowych metod syntezy komparatorów, które są bardziej efektywne od wbudowanej funkcji lpm_compare.

EN

The paper deals with the problem of binary comparator synthesis in CPLD/ FPGA structures with the usage of Verilog language. It presents parallel, serial and parallel-serial methods of comparator synthesis. Experimental research was carried out on 64-bit comparators in the Altera Quartus II environment. It included the examination of selected comparator parameters built according to the presented synthesis methods followed by the comparison with the results obtained with the usage of the lpm_compare library function of the Quartus II package. The conducted research shows the possibility to develop new methods of comparator synthesis which are more effective than the in-built lpm_compare function.