PL
 |
EN
Preferencje help
Polish version English version Język
Widoczny [Schowaj] Abstrakt
Liczba wyników

Znaleziono wyników: 17

Liczba wyników na stronie
first rewind previous Strona / 1 next fast forward last
Wyniki wyszukiwania
Wyszukiwano:
w słowach kluczowych:  logic controller
help Sortuj według:

help Ogranicz wyniki do:
first rewind previous Strona / 1 next fast forward last
1
Content available Wykorzystanie pseudostanów historii do modelowania sytuacji awaryjnych w maszynie stanów UML
Bazydło G., Adamski M., Stefanowicz Ł.
Pomiary Automatyka Kontrola
|
2014
|
R. 60, nr 7
513--515
PL
W artykule przedstawiono zagadnienia związane z modelowaniem obsługi sytuacji awaryjnych opierając się na metodzie syntezy behawioralnej sterowników logicznych opisanych diagramami maszyny stanowej UML. Szczególną uwagę zwrócono na wykorzystanie pseudostanów historii a także zdarzeń i przejść zakończenia (typu completion event), przejść wysokiego poziomu, stanów końcowych i przejść bezwarunkowych. Celem zaproponowanej metody jest takie przekształcenie modelu hierarchicznej maszyny stanów UML, aby otrzymać opis układu w języku opisu sprzętu Verilog. Metoda została poparta stosownym przykładem układu sterowania.
EN
The paper presents the design methodology for deriving Verilog descriptions from UML state machine diagrams (Figs. 2, 3) in order to capture the behavioral hierarchy in the array structure of an embedded system. The exception handling is introduced at the top level of the graphical specification. As an intuitive example the interrupt is introduced. It illustrates the case of a system failure, when the control is temporarily transferred to exceptional safe and determined behavior. The precise semantic interpretation of the UML 2.4 state machine diagrams ensures, under the proposed structural design rules, that the Verilog description conserves modular properties of an initial specification. The behavioral hierarchy of the UML state machine is directly mapped into a structural hierarchy inside the designed reconfigurable controller. The tree of properly encapsulated submachines allows independent simulation and modification of particular parts of the behavioral model. In the paper the emphasis is put on the support of modeling an emergency situation with use of history pseudostates, high-level transitions and completion events. The way of hardware implementation of storing the information about the previously active state is also presented (Fig. 5). The most important algorithm of the proposed method is illustrated by an appropriate example (Fig. 1).
2
Content available Partial Reconfiguration in the Field of Logic Controllers Design
Doligalski M., Bukowiec A.
International Journal of Electronics and Telecommunications
|
2013
|
Vol. 59, No. 4
351-356
EN
The paper presents method for logic controllers multi context implementation by means of partial reconfiguration. The UML state machine diagram specifies the behaviour of the logic controller. Multi context functionality is specified at the specification level as variants of the composite state. Each composite state, both orthogonal or compositional, describes specific functional requirement of the control process. The functional decomposition provided by composite states is required by the dynamic partial reconfiguration flow. The state machines specified by UML state machine diagrams are transformed into hierarchical configurable Petri nets (HCfgPN). HCfgPN are a Petri nets variant with the direct support of the exceptions handling mechanism. The paper presents placesoriented method for HCfgPN description in Verilog language. In the paper proposed methodology was illustrated by means of simple industrial control process.
3
Content available Rozproszony system sterowania o architekturze GALS projektowany z wykorzystaniem sieci Petriego
Bukowiec A.
Pomiary Automatyka Kontrola
|
2012
|
R. 58, nr 6
502-505
PL
W artykule omówiona została architektura rozproszonego systemu sterowania zbudowanego z konfigurowalnych struktur FPGA. System specyfikowany jest z wykorzystaniem sieci Petriego. Następnie poddawany jest dekompozycji na składowe automatowe z wykorzystaniem algorytmów kolorowania sieci Petriego. Każda składowa implementowana jest niezależnie w oddzielnym układzie FPGA. Aby umożliwić komunikację pomiędzy poszczególnymi składowymi zastosowano architekturę globalnie asynchroniczną lokalnie synchroniczną (GALS). Każda podsieć synchronizowana jest lokalnym sygnałem zegarowym. Komunikacja pomiędzy poszczególnymi podsieciami zrealizowana jest asynchronicznie z wykorzystaniem dodatkowych sygnałów.
EN
The paper presents a new architecture of the distributed specific control system built with FPGA devices. The control algorithm specification is made with use of the control interpreted Petri net. It allows specifying parallel processes in easy way. Next, such a Petri net is decomposed into a set of state-machine type subnets. For this purpose there are applied algorithms of coloring of Petri nets. In this case, each subnet represents one parallel process. Each subnet is independently implemented in different FPGA device. To ensure communication between all subnets, there is used globally asynchronous locally synchronous (GALS) architecture of the whole control system. Each subnet is synchronized by a local clock signal. The global communication between components is buffer-based via additional signals. These signals are generated in particular subnets and they are distributed to other ones. During the synthesis process places of each state-machine subnet are encoded by a minimal-length binary vector. This encoding allows a realization of a microoperation decoder with use of embedded memory blocks of the FPGA device. It leads to balanced usage of all kinds of logic resources of the FPGA device.
4
Content available Conception of partial specification of logic controller deterministic state machine
Łabiak G.
Pomiary Automatyka Kontrola
|
2012
|
R. 58, nr 1
76-79
PL
Zagadnienie stworzenia deterministycznego opisu zachowania sterownika logicznego (bez konfliktów między tranzycjami) opisanego diagramami statecharts [2, 9] jest zagadnieniem o złożoności problemu spełnialności i jego rozwiązanie poprzez "ręczne" konstrukcje predykatów tranzycji może być dla projektanta bardzo trudne o ile w ogóle możliwe. Referat skupia się na problemie automatycznego doboru predykatów tranzycji w warunkach niepełnej specyfikacji, tak aby maszyna stanów [2, 9] (diagram statechart, rys. 3a) modelowała zachowanie w sposób deterministyczny. W proponowanej metodzie projektant podaje najistotniejsze zdarzenia warunkujące przejścia, a system CAD automatycznie rozwiązuje konflikty tranzycji niepełnej specyfikacji. Podstawową koncepcją automatycznego rozwiązywania konfliktów tranzycji jest utworzenie własnego zestawu wszystkich zmiennych dla każdej tranzycji osobno (podrozdz. 4.1). Nowo utworzone zmienne wyznaczają bazę symbolicznej przestrzeni wektorowej, w której można przestawić wszystkie możliwe predykaty (podrozdz. 4.2). W przestrzeni symbolicznej w łatwy sposób można opisać wyrażeniem logicznym zbiór wszystkich predykatów ortogonalnych oraz zbiory odpaleń wynikające z niepełnej specyfikacji (podrozdz. 4.3). Iloczyn w przestrzeni symbolicznej zbiorów predykatów ortogonalnych i zbiorów odpaleń wyznacza zbiór zestawów ortogonalnych predykatów wynikających z częściowej specyfikacji (podrozdz. 4.4). Wszystkie operacja na zbiorach wykonywane są jako logiczne przekształcenia odpowiednich funkcji charakterystycznych, które efektywnie mogą być implementowane za pomocą binarnych diagramów decyzyjnych [7].
EN
The issue of creating a deterministic behaviour description (without conflicts between transitions) of a logic controller is an issue of computational complexity equal to a classic satisfiability problem. Its solution through by-hand transition predicates construction can be very painstaking and tedious, if possible at all. The paper focuses on automatic transition predicates construction where transition predicates are partially specified by a designer giving only the most essential information necessary to comprehend the controller behaviour. This partial specification causes that a state machine (statechart diagram) is nondeterministic (and hence cannot be technically implemented) and the CAD system task is to transform automatically this partial specification into a corresponding deterministic form.
5
Content available Petri Net Based Specification in the Design of Logic Controllers with Exception Handling Mechanism
Doligalski M., Adamski M.
International Journal of Electronics and Telecommunications
|
2012
|
Vol, 58, No. 1
43-48
EN
Hierarchical Petri nets beside UML state machine diagrams, sequentional function charts (SFC) and hierarchical concurrent state machines are common solution for specification of logic controllers. These specification formats provide both concurrency and modeling on multi levels of abstraction (hierarchic approach). But only state machine diagrams supports exceptions handling in direct way. Program model presented in form of state machine diagram may be later transformed into a program in the SFC language or transformed in the Petri Net and implemented in the FPGA structure. Similarity between SFC language and Petri Nets give us lot of tools for analysis such control system. Article presents new approach for exceptions handling in hierarchical Petri nets as formal specification for logic controllers. Proposed method of specification can be used independently or as a part of dual specification (correlated state machine diagram and hierarchical configurable Petri Net).
6
Content available Hierarchical Configurable Petri Net Modeling in VHDL
Doligalski M., Adamski M.
International Journal of Electronics and Telecommunications
|
2012
|
Vol. 58, No. 4
397-402
EN
The paper presents method for hierarchical configurable Petri nets description in VHDL language. Dual model is an alternative way for behavioral description of the discrete control process. Dual model consists of two correlated models: UML state machine diagram and hierarchical configurable Petri net (HCfgPN). HCfgPN are Petri nets variant with direct support of exceptions handling mechanism. Logical synthesis of dual model is realized by the description of HCfgPN model by means of hardware description language. The paper presents placesoriented method for HCfgPN description in VHDL language.
7
Sterownik Fuzzy Logic o architekturze hierarchicznej
Wyrwoł B.
Elektronika : konstrukcje, technologie, zastosowania
|
2012
|
Vol. 53, nr 10
64-67
PL
W artykule przedstawiono sterownik programowalny, w którym zaimplementowany został regułowy system wnioskowania przybliżonego. Realizuje on algorytm sterowania wykorzystujący logikę rozmytą. W celu zmniejszenia nakladów sprzętowych i obliczeniowych zastosowany został system o architekturze hierarchicznej. Złożony jest on z elementarnych podsystemów o takiej samej strukturze, które różnią się jedynie zawartościami swoich baz wiedzy. Bazy te tworzone są w wyniku dekompozycji opartej na operacji projekcji pierwotnej bazy wiedzy opisującej zachowanie systemu klasycznego. Wynik wnioskowania uzyskiwany z takiego systemu może charakteryzować się zwiększoną rozmytością w porównaniu z wynikiem uzyskiwanym z systemu o klasycznej architekturze. Ta niekorzystna własność została do pewnego stopnia wyeliminowana poprzez odpowiedni dobór współczynnika skalowania w module denormalizacji sterownika.
EN
The paper presents programmable logic controller with implemenlation of the rule based fuzzy inference system. The controller performs an control algorithm using fuzzy logic. Hardware costs and computing time of the hardware realization of the fuzzy inference system can be decreased using decomposition technique based on projection. It allows show system as a hierarchical architecture. It consists of the subsystems, they have the same architecture, but they differ in contents of the knowledge subbases. The inference result of the hierarchical system is more fuzzy than of the classical one. This disadvantage can be minimized to a certain degree through tuning the scaling factor in the denormalisation module of the controller.
8
Content available Weryfikacja modelowa interpretowanych sieci Petriego sterowania
Grobelna I.
Pomiary Automatyka Kontrola
|
2011
|
R. 57, nr 6
666-670
PL
Artykuł przedstawia oryginalne podejście do weryfikacji modelowej interpretowanych sieci Petriego sterowania. Sieci Petriego są powszechnie wykorzystywane w przemyśle. Najczęściej jednak weryfikowane są pod kątem właściwości strukturalnych, a właściwości behawioralne (mimo ich dużego znaczenia) są pomijane. Technika weryfikacji modelowej pozwala na weryfikację właściwości opisujących zachowanie projektowanego systemu. Model logiczny otrzymany na podstawie istniejącej sieci Petriego sterowania przedstawiany jest na poziomie RTL w taki sposób, że nadaje się zarówno do formalnej weryfikacji, jak i do syntezy logicznej jako rekonfigurowalny sterownik logiczny lub PLC.
EN
The paper introduces a novel approach to model checking with Control Interpreted Petri Nets [15]. Petri Nets [9, 11, 12, 13] are commonly used in the industry. However, they are mostly verified against structural properties, and behavioral properties are out of scope. The model checking technique [3, 7, 8, 21, 22] allows verifying properties which describe behavior of the designed system. Properties to be verified are expressed in temporal logic [16, 17, 18, 19, 20]. The logical model (Fig. 1) derived from existing Petri net is presented at RTL level (Register Transfer Level) in such a way, that it is easy to be formally verified as well as to logical synthesized as a reconfigurable logic controller or PLC (Programmable Logic Controller). It operates on variables which correspond to places, input and output signals of the Control Interpreted Petri Net (Section 3). The variables change their values according to some specified rules. The logical model is afterwards transformed into input format of the NuSMV model checker [23] and formally verified (Section 4). Control Interpreted Petri Net (Fig. 2) is divided into elementary subnets (Fig. 3). Each elementary subnet consists of a single place and its input and output transitions. Each elementary subnet is interpreted as a single segment of model description in the NuSMV tool. Each elementary subnet represents a two-states state machine which is usually realized as a single macrocell (Fig. 4) in the FPGA circuit. The properties to be verified are expressed in LTL or CTL logic. If any of them is not satisfied in the described system model, the appropriate counterexample is generated (Fig. 6). In the example in the paper the verification finds a subtle error resulting from incorrect / incomplete specification (Fig. 5) and allows the user to localize the error source.
9
Automatyczna weryfikacja i synteza regułowego modelu sterownika logicznego
Grobelna I.
Metody Informatyki Stosowanej
|
2011
|
nr 3
59-65
EN
The article focuses on model checking and synthesis of rule-based specification of logic controller. It describes and illustrates proposed design system of logic controllers. Specification by means of Control Interpreted Petri Nets is formally written as rule-based logical model, which is suitable both for formal verification against behavioral requirements and for synthesis in form of reconfigurable logic controller. Verifiable model is thereby consistent with synthesizable model. Logical model is also used for behavioral verification and simulation. Translation process of rule-based specification into verifiable model description and synthesizable code has been automated.
10
Content available Petri nets and activity diagrams in logic controller specification – transformation and verification
Grobelna I., Grobelny M., Adamski M.
Zeszyty Naukowe. Telekomunikacja i Elektronika / Uniwersytet Technologiczno-Przyrodniczy w Bydgoszczy
|
2010
|
z. 13
79--91
EN
The paper presents formal verification method of logic controller specification taking into account user-specified properties. Logic controller specification may be expressed as Petri net or UML 2.0 Activity Diagram. Activity Diagrams seem to be more user-friendly and easy-understanding that Petri nets. Specification in form of activity diagram may afterwards be transformed into Petri net, which may then be formally verified and used to automatically generate implementation (code). A new transformation method dedicated for event-driven systems is proposed. Verification process is executed automatically by the NuSMV model checker tool. Model description based on specification and properties list is being built. Model description derived from Petri net is presented in RTL-level and easy to synthesize as reconfigurable logic controller or PLC. Properties are defined using temporal logic. In model checking process, verification tool checks whether requirements are satisfied in attached system model. If this is not the case, appropriate counterexamples are generated.
PL
Praca prezentuje metodę formalnej weryfikacji specyfikacji sterownika logicznego uwzględniającą właściwości podane przez użytkownika. Specyfikacja sterownika logicznego może być przedstawiona m.in. w postaci sieci Petriego lub diagramu aktywności języka UML. Diagramy aktywności wydają się być bardziej przyjazne i zrozumiałe dla użytkownika niż sieci Petriego. Specyfikacja w postaci diagramu aktywności może zostać przekształcona do sieci Petriego, która następnie może być formalnie zweryfikowana i wykorzystana do automatycznej generacji implementacji (kodu). Węzły diagramu aktywności konsekwentnie interpretowane są jako tranzycje sieci Petriego, w odróżnieniu od klasycznego podejścia (w starszych wersjach UML) gdzie odwzorowywało się je jako miejsca sieci Petriego. Proces weryfikacji wykonywany jest automatycznie przez narzędzia weryfikacji modelowej. Tworzony jest opis modelu bazujący na specyfikacji oraz lista wymagań. Nowatorskim podejściem jest przedstawienie sieci Petriego na poziomie RTL w taki sposób, że łatwo jest przeprowadzić syntezę logiczną sieci w postaci współbieżnego rekonfigurowalnego sterownika logicznego lub sterownika PLC bez konieczności przekształcania modelu. Wymagania określone są przy użyciu logiki temporalnej. W procesie weryfikacji modelowej narzędzie weryfikujące NuSMV sprawdza, czy model systemu spełnia stawiane mu wymagania. Jeżeli tak nie jest, generowany jest odpowiedni kontrprzykład.
11
Content available remote Modelowanie sieci Petriego w języku VHDL
Węgrzyn M.
Przegląd Elektrotechniczny
|
2010
|
R. 86, nr 1
212-216
PL
Sieć Petriego dobrze nadaje się do modelowania współbieżnych układów cyfrowych, w szczególności do układów sterowania. W celu szybkiego prototypowania takich układów przygotowywane są odpowiadające im modele w językach opisu sprzętu. Opracowywane modele wykorzystywane są zarówno do celów symulacji, jak i syntezy. Implementacja odbywa się z wykorzystaniem programowalnych matryc bramkowych FPGA. Do aktualnie stosowanych języków HDL zalicza się VHDL i Verilog. W przeglądowym artykule przedstawiono sposoby modelowania sieci Petriego w języku VHDL.
EN
Petri nets are used to specification of concurrent Logic Controllers. For rapid prototyping of such systems HDL models are prepared. Models are used for both, simulation and synthesis. As implementation technology, programmable logic, e.g. FPGA devices, is applied. VHDL and Verilog are used in modern CAD systems. In the paper a short overview of VHDL modeling method is presented.
12
Content available remote Implementacja sieci Petriego sterowania w częściowo rekonfigurowanych układach FPGA
Węgrzyn A., Węgrzyn M.
Przegląd Elektrotechniczny
|
2010
|
R. 86, nr 3
221-224
PL
Artykuł przedstawia zastosowanie dekompozycji równoległej sieci Petriego do celów projektowania częściowo rekonfigurowanych sterowników logicznych. Do dekompozycji sieci Petriego zastosowano metody symboliczne bazujące na analizie wybranych właściwości sieci i wyznaczaniu P-niezmienników. Otrzymane w ten sposób połączone maszyny stanów są modelowane w wybranym języku opisu sprzętu. W artykule zaprezentowano modele w języku Verilog. Do implementacji układowej wykorzystywane są układy FPGA (firmy Xilinx). Wymiana wybranej składowej maszyny stanów, podczas powtórnej implementacji i porównaniu danych konfiguracyjnych, umożliwia zmianę konfiguracji tylko wybranego fragmentu projektu plikiem różnicowym.
EN
In the paper Petri-net decomposition based design of Logic Controller for partial reconfiguration is presented. Symbolic methods of analysis of some Petri net properties and P-invariants calculation is applied for decomposition. Obtained linked state machines are modeled using Hardware Description Languages. Verilog models of such decomposed Petri net are presented. Xilinx FPGA devices are used for final implementation. Replacement of selected state machine, after next implementation and bit-streams’ comparison, provides exchange of configuration only selected part of project using differential bit-stream.
13
Content available remote Petri Nets Mapping into Reconfigurable Logic Controllers
Adamski M., Węgrzyn M.
Electronics and Telecommunications Quarterly
|
2009
|
Vol. 55, No 2
157-182
EN
The paper concentrates on the behavioral specification of Reconfigurable Logic Controller programs, given initially as Petri nets and later rewritten in Hardware Description Languages. The rule-based textual language input makes it possible to integrate the design system with existing formal logic based computer-based theorem proovers. The Petri net description in HDL provides the opportunity to integrate existing Petri net software with several commercial systems. Different Petri net places encoding methods are also discussed. Verilog-HDL is used for an intermediate representation of controller behavior on top of existing commercial synthesis tools. The implementation methods using D, JK and T flip-flops are presented.
14
Content available remote Projektowanie sterowników logicznych opisanych diagramami maszyny stanowej UML
Bazydło G., Adamski M.
Czasopismo Techniczne. Informatyka
|
2008
|
R. 105, z. 1-I
3-18
PL
W artykule przedstawiono nową metodę projektowania sterowników logicznych realizowanych w sposób układowy w strukturach FPGA z wykorzystaniem języka Verilog i programów profesjonalnych do symulacji i syntezy logicznej. Modelem behawioralnym programu sterownika jest diagram maszyny stanowej UML 2.1.2. Formalnym modelem strukturalnym jest hierarchiczna sieć współpracujących ze sobą automatów cyfrowych.
EN
The paper presents a new design method for logic controllers, which are implemented as digital circuit in Field Programmable Gate Arrays (FPGA) by means of hardware description language Verilog and professional tools for simulation and logic synthesis. The UML 2.1.2 state machine diagram is used as an initial behavioral model. The formal structured design model is based on hierarchical network of collaborated Finite State Machines.
15
System do komputerowego projektowania programów dla rekonfigurowalnych sterowników logicznych
Bazydło G.
Informatyka Teoretyczna i Stosowana
|
2007
|
R. 7, nr 11
89-100
PL
Do specyfikacji programów dla rekonfigurowalnych sterowników logicznych wykorzystywanych jest wiele metod zarówno graficznych, jak i opartych o format tekstowy. Graficzne metody są bardziej intuicyjne w stosowaniu, ale za to specyfikacje tekstowe lepiej nadają się do dalszego przetwarzania. Niestety brak jest uniwersalnej metody, która z jednej strony pozwalałaby na wizualne modelowanie za pomocą języka UML złożonych z hierarchicznych systemów współbieżnych, z drugiej zaś byłaby odpowiednia jako wejście dla zewnętrznych systemów umożliwiających przeprowadzenie symulacji, syntezy implementacji układu. W niniejszej pracy przedstawiono metodę translacji programów dla sterowników logicznych opisanych diagramami UML 2.0 do języka opisu sprzętu Verilog. Zaletą proponowanej metody jest możliwość graficznego projektowania układów cyfrowych, a cały proces translacji może odbywać się automatycznie, bez ingerencji użytkownika. Zwrócono także uwagę na możliwość używania do specyfikacji sterowników logicznych, często darmowych, narzędzi UML. Praktyczną weryfikacją proponowanej metody jest opracowana aplikacja UML-XML2Verilog, która umożliwia automatyczną translację diagramów UML 2.0 opisanych w języku XML do języka Verilog. Omawiane zagadnienia poparte zostały stosownymi przykładami.
EN
The Unified Modeling Language (UML) is a language for specifying, visualizing, constructing, and documenting artifacts of software systems, as well as for business modeling and other non-software systems. The UML represents a collection of the best engineering practices that have proven successful in modeling large and complex systems. The current version of the language is 2.1.1. The UML language contains thirteen kinds or diagrams (structure and behavior diagrams). One of the behavior diagrams is a stare machine diagram that defines a set of concepts that can be used for modeling discrete behavior through finite state transition systems. The UML language can be used not only for designing software systems, but also for other kinds of them, for example reactive systems. This paper presents a method of using the UML language for behavioral specification for reconfigurable logic controllers. Emphasis is put on diagrams that represent behavioral stare machines, because they refer directly to the definition of Finite State Machines. It is worth mentioning that state machine diagrams support various features of the modeling systems such as hierarchy and orthogonality. This support allows for designing the behavior of the complex and orthogonal systems in an intuitive and clear way, on the selected hierarchical level. Also a possibility of using another UML diagrams was discussed, e.g. use case diagrams or activity diagrams. The farmer can be applied to analyze the user's needs and interface of the designed device. The activity diagrams can be used to prepare test benches for the modeled system. But the main method to model the behavior of a system are state machine diagrams. The paper shows a way to transform and detail the UML specification to the form that is acceptable by contemporary, industrial logic controllers. The UML specification can be used to generate an effective program in a Hardware Description Language (HDL), especially Verilog. Also a possibility of freeware UML tools was discussed. As practical verification of proposed method an UML-XML2Verilog application was implemented.
16
Content available remote Graficzny sterownik logiczny serii LogiTouch firmy Pro-face - ekonomiczne rozwiązanie dla systemów automatyki
Narewski M.
Napędy i Sterowanie
|
2002
|
R. 4, nr 12
30--31
PL
Zdecydowana większość systemów sterowania w urządzeniach produkcyjnych zbudowana jest z wielu komponentów, które zajmują sporo cennej przestrzeni i stanowią o dużym koszcie urządzeń. Nowatorskim podejściem jest połączenie funkcji sterowniczych, operatorskich i wizualizacyjnych w jednym urządzeniu wyposażonym w czytelny ekran do prezentacji informacji graficznych.
17
Content available remote ALPHA XL
Panasiewicz A.
Napędy i Sterowanie
|
2002
|
R. 4, nr 9
54--58
PL
W sierpniu br. użytkownicy sterowników logicznych otrzymają do swojej dyspozycji zupełnie nowy system oparty o jednostkę centralną ALPHA XL. Sterownik ten produkowany będzie równolegle z popularną wersją o nazwie ALPHA. Projektując nowy model ALPHA XL, Mitsubishi Electric zachowało funkcjonalność programową modelu ALPHA.
first rewind previous Strona / 1 next fast forward last
JavaScript jest wyłączony w Twojej przeglądarce internetowej. Włącz go, a następnie odśwież stronę, aby móc w pełni z niej korzystać.