Preferencje help
Widoczny [Schowaj] Abstrakt
Liczba wyników
Powiadomienia systemowe
  • Sesja wygasła!

Znaleziono wyników: 2

Liczba wyników na stronie
first rewind previous Strona / 1 next fast forward last
Wyniki wyszukiwania
Wyszukiwano:
w słowach kluczowych:  komparator dynamiczny
help Sortuj według:

help Ogranicz wyniki do:
first rewind previous Strona / 1 next fast forward last
PL
W artykule zaprezentowano dwustopniowy komparator dynamiczny z możliwością kalibracji napięcia niezrównoważenia w dziedzinie czasu. Układ został zaprojektowany w technologii CMOS 28 nm. Główną zaletą przedstawionej metody kalibracji jest możliwość minimalizacji napięcia niezrównoważenia bez dodatkowego obciążania pojemnościami pierwszego stopnia układu. Dzięki zastosowaniu regulowanej przez użytkownika linii opóźniającej możliwe jest zmniejszenie napięcia niezrównoważenia o 15 mV, co pozwala skutecznie zniwelować istniejące w zaprojektowanym układzie rozrzuty i utrzymać szybkość odpowiedzi komparatora odpowiednią do pracy z częstotliwością 2 GHz.
EN
In the paper, a two-stage dynamic comparator with a time-domain offset calibration technique is presented. The circuit has been designed in CMOS 28 nm technology. The main advantage of the proposed method is the ability to minimize an offset voltage without additional capacitive loading of the dynamic amplifier. Thanks to the application of a user-tuned delay line, the offset voltage has been reduced by the value of ±15 mV, which effectively eliminates mismatches in the designed circuit and maintains the comparator response speed appropriate for operation at 2 GHz.
2
Content available Dynamic comparator design in 28 nm CMOS
EN
The paper presents a dynamic comparator design in 28 nm CMOS process. The proposed comparator is a main block of an asynchronous analog-to-digital converter used in a multichannel integrated circuit dedicated for X-ray imaging systems. We provide comparator’s main parameters analysis, i.e. voltage offsets, power consumption, response delay, and input-referred noise in terms of its dimensioning and biasing. The final circuit occupies 5×5 μm2 of area, consumes 17.1 fJ for single comparison with 250 ps of propagation delay, and allows to work with 4 GHz clock signal.
first rewind previous Strona / 1 next fast forward last
JavaScript jest wyłączony w Twojej przeglądarce internetowej. Włącz go, a następnie odśwież stronę, aby móc w pełni z niej korzystać.